JPS63227029A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63227029A JPS63227029A JP62061571A JP6157187A JPS63227029A JP S63227029 A JPS63227029 A JP S63227029A JP 62061571 A JP62061571 A JP 62061571A JP 6157187 A JP6157187 A JP 6157187A JP S63227029 A JPS63227029 A JP S63227029A
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- 239000004065 semiconductor Substances 0.000 title claims description 18
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 239000011347 resin Substances 0.000 claims abstract description 19
- 229920005989 resin Polymers 0.000 claims abstract description 19
- 239000004020 conductor Substances 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 9
- 238000003825 pressing Methods 0.000 claims description 3
- 238000010521 absorption reaction Methods 0.000 abstract description 3
- 238000001723 curing Methods 0.000 description 5
- 239000011521 glass Substances 0.000 description 5
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000000919 ceramic Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 229910052742 iron Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910001220 stainless steel Inorganic materials 0.000 description 2
- 239000010935 stainless steel Substances 0.000 description 2
- 238000001029 thermal curing Methods 0.000 description 2
- 229920001187 thermosetting polymer Polymers 0.000 description 2
- 239000012780 transparent material Substances 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 238000003848 UV Light-Curing Methods 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 230000005489 elastic deformation Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関し、マイクロコンピ
ュータや、ゲートアレイ等の多電極、狭ピッチのLSI
チップの実装に関するものである。
ュータや、ゲートアレイ等の多電極、狭ピッチのLSI
チップの実装に関するものである。
従来の技術
従来の技術を第3図とともに説明する。
まず第3図aに示す様に、セラミック、ガラス等よりな
る配線基板22を配線基板22より十分大きい基台21
に設置する。次に、配線基板22の導体配線23を有し
た面に、紫外線硬化あるいは熱硬化等の接続樹脂24を
塗布する。
る配線基板22を配線基板22より十分大きい基台21
に設置する。次に、配線基板22の導体配線23を有し
た面に、紫外線硬化あるいは熱硬化等の接続樹脂24を
塗布する。
導体配線23は、Cr −Au 、Al 、 ITO等
である。
である。
次に第3図すに示す様にAu等よりなる突起電極26を
有したLSIチップ26を、突起電極26と導体配線2
3が一致する様に配線基板22の接続樹脂24が塗布さ
れた領域に設置する。次に第3図Cに示す様に、LSI
チップ25より十分大きい寸法の加圧ツール27にて、
LSIチップ26を加圧する。この時、導体配線23上
の接続樹脂24は周囲に押し出され、LSIチップ25
の突起電極26と導体配線23は接触する。この状態で
接続樹脂24を硬化し、第3図dに示す様にLSIチッ
プ25を配線基板21に固着するとともに、LSIチッ
プ25の突起電極26と導体配線23を接触により電気
的に接続したものである。接続樹脂24の紫外線硬化の
場合は、基台21.配線23.基板22として透明な羽
質を用い、基台21側から紫外線を照射する。熱硬化の
場合は、加圧ツール27として加熱機構を有したものを
用い硬化する。
有したLSIチップ26を、突起電極26と導体配線2
3が一致する様に配線基板22の接続樹脂24が塗布さ
れた領域に設置する。次に第3図Cに示す様に、LSI
チップ25より十分大きい寸法の加圧ツール27にて、
LSIチップ26を加圧する。この時、導体配線23上
の接続樹脂24は周囲に押し出され、LSIチップ25
の突起電極26と導体配線23は接触する。この状態で
接続樹脂24を硬化し、第3図dに示す様にLSIチッ
プ25を配線基板21に固着するとともに、LSIチッ
プ25の突起電極26と導体配線23を接触により電気
的に接続したものである。接続樹脂24の紫外線硬化の
場合は、基台21.配線23.基板22として透明な羽
質を用い、基台21側から紫外線を照射する。熱硬化の
場合は、加圧ツール27として加熱機構を有したものを
用い硬化する。
発明が解決しようとする問題点
前述した従来の技術では、加圧ツールがLSIチップの
寸法より十分に大きい為、第3図Cに示す様に、LSI
テップ25の加圧時に、加圧ツール2γがLSIチップ
26の端近傍で変形し、固着後のLSIテップ25も第
3図dに示す様な変形が生じる為、次に示す問題点が発
生する。
寸法より十分に大きい為、第3図Cに示す様に、LSI
テップ25の加圧時に、加圧ツール2γがLSIチップ
26の端近傍で変形し、固着後のLSIテップ25も第
3図dに示す様な変形が生じる為、次に示す問題点が発
生する。
1)変形が量も大きいチップのコーナーではLSIチッ
プの破壊が生じ歩留りが低い。
プの破壊が生じ歩留りが低い。
2)LSIチップの変形にともない素子の特性が変動し
歩留りが低下する。
歩留りが低下する。
3)LSIチップの変形は弾性変形である為、常に復元
力が作用し、高温時や、吸湿時の接続樹脂の強度の低下
時に容易に剥離し信頼性が低い。
力が作用し、高温時や、吸湿時の接続樹脂の強度の低下
時に容易に剥離し信頼性が低い。
問題点を解決するための手段
本発明は前記問題点を解決する為に、加圧ツール及び基
台の寸法をLSIチップの寸法より小さくし、更にLS
Iチップのサイズが大きい場合は、LSIチップの電極
部のみ突起部を有した加圧ツール及び基台を用いるもの
である。
台の寸法をLSIチップの寸法より小さくし、更にLS
Iチップのサイズが大きい場合は、LSIチップの電極
部のみ突起部を有した加圧ツール及び基台を用いるもの
である。
作 用
加圧ツール及び基台をLSIチップの電極部のみ突起部
を有した形状にすることにより、接続後のLSIチップ
及び基板の変形や歪をなくすことができる。
を有した形状にすることにより、接続後のLSIチップ
及び基板の変形や歪をなくすことができる。
実施例
本発明の一実施例を、第1図、第2図と共に説明する。
まず第1図aに示す様に、セラミック、ガラス。
ポリイミド等よりなる配線基板2を、後に設置するLS
Iチップの突起電極と対応する部分に突起1′を有した
基台2に設置する。配線基板2の厚みは、0.1〜2.
0 MM程度で6る。
Iチップの突起電極と対応する部分に突起1′を有した
基台2に設置する。配線基板2の厚みは、0.1〜2.
0 MM程度で6る。
次に、配線基板2の導体配線3を有した面に、熱熱硬化
あるいは紫外線硬化等の接続樹脂4を塗布する。導体配
線3はAI 、 ITO(IndiumTin 0xi
de)Or −Au 、 Cu等であり、その厚みは0
.1〜35gn程度である。また接続樹脂4は、エポキ
シ、シリコーン、アクリル等である。接続樹脂4の塗布
方法は、ディスペンス法、印刷法等を用いる。基台1は
、ステンレス、鉄等の金属あるいは石英等のガラスを用
いる。突起1′の高さは、6〜100μm程度であり、
形状はLSIチップの電極と同寸法、あるいはLSIチ
ップの電極と対応する部分に帯状に形成する。突起1′
の形成方法くエツチングあるいは機械加工等により容易
に行うことができる。
あるいは紫外線硬化等の接続樹脂4を塗布する。導体配
線3はAI 、 ITO(IndiumTin 0xi
de)Or −Au 、 Cu等であり、その厚みは0
.1〜35gn程度である。また接続樹脂4は、エポキ
シ、シリコーン、アクリル等である。接続樹脂4の塗布
方法は、ディスペンス法、印刷法等を用いる。基台1は
、ステンレス、鉄等の金属あるいは石英等のガラスを用
いる。突起1′の高さは、6〜100μm程度であり、
形状はLSIチップの電極と同寸法、あるいはLSIチ
ップの電極と対応する部分に帯状に形成する。突起1′
の形成方法くエツチングあるいは機械加工等により容易
に行うことができる。
次に第1図すに示す様に、突起電極eを有したLSIチ
ップ5を突起電極6と導体配線3が一致する様に配線基
板2に設置する。突起電極6はAu rCu、Ag、半
田等であり、その厚みは1μm〜30μm程度である。
ップ5を突起電極6と導体配線3が一致する様に配線基
板2に設置する。突起電極6はAu rCu、Ag、半
田等であり、その厚みは1μm〜30μm程度である。
次に第1図Cに示す様に、LSIチップ5の突起電極6
と対応する部分に突起7′を有した加圧ツール7にてL
SIチップ5を加圧し、その状態で接続樹脂4を硬化す
る。
と対応する部分に突起7′を有した加圧ツール7にてL
SIチップ5を加圧し、その状態で接続樹脂4を硬化す
る。
I、SIチッグ6の加圧時に、導体配線3上にあった接
続樹脂4は周囲に押し出され、突起電極6と導体配線3
は電気的に接触する。加圧力は、1突起電極当り、62
〜1502程度である。接続樹脂4の硬化は、紫外線硬
化の場合は、基台1及び配線基板2にガラス等の透明な
ものを用いることにより基台1側から、紫外線を照射す
ることにより容易に硬化することができる。また熱硬化
の場合は加圧ツール7に加熱機構を有することにより硬
化する。
続樹脂4は周囲に押し出され、突起電極6と導体配線3
は電気的に接触する。加圧力は、1突起電極当り、62
〜1502程度である。接続樹脂4の硬化は、紫外線硬
化の場合は、基台1及び配線基板2にガラス等の透明な
ものを用いることにより基台1側から、紫外線を照射す
ることにより容易に硬化することができる。また熱硬化
の場合は加圧ツール7に加熱機構を有することにより硬
化する。
加圧ツール7は、基台1と同様ステンレス、鉄等の金属
あるいは石英等のガラスを用いる。形状及び形成方法も
基台1と同様である。この時、LSIチップ6が加圧さ
れる部分は、LSIチップ6の突起電極6の部分のみで
ある為、従来の様に、加圧ツールの変形によるLSIチ
ップ6の歪や変形は生じない。次に、第1図dに示す様
に、接続樹脂4の硬化後、加圧ツール7を取シ除き、L
SIチップ6を配線基板2に固着するとともに、LSI
チップ5の突起電極6と導体配線3を電気的に接続した
ものである。本実施例では、基台1及び加圧ツール7は
、LSIチップ6の突起電極6と対応する部分に突起を
有したものを用いたが、チップサイズが小さい場合は、
第2図に示す様に突起を有さす、LSIチップ16と同
寸法以下の加圧ツール17及び基台11を用いても、L
SIチップ15の歪や変形は発生しない。
あるいは石英等のガラスを用いる。形状及び形成方法も
基台1と同様である。この時、LSIチップ6が加圧さ
れる部分は、LSIチップ6の突起電極6の部分のみで
ある為、従来の様に、加圧ツールの変形によるLSIチ
ップ6の歪や変形は生じない。次に、第1図dに示す様
に、接続樹脂4の硬化後、加圧ツール7を取シ除き、L
SIチップ6を配線基板2に固着するとともに、LSI
チップ5の突起電極6と導体配線3を電気的に接続した
ものである。本実施例では、基台1及び加圧ツール7は
、LSIチップ6の突起電極6と対応する部分に突起を
有したものを用いたが、チップサイズが小さい場合は、
第2図に示す様に突起を有さす、LSIチップ16と同
寸法以下の加圧ツール17及び基台11を用いても、L
SIチップ15の歪や変形は発生しない。
発明の効果
本発明では、加圧ツール及び基台の形状が。
LSIチップの突起電極と対応する部分に突起を有して
いる、あるいは、寸法がLSIチップの寸法と同等以下
である為、加圧時に加圧ツール及び基台に変形が生じて
も、LSIチップに歪や変形を与えることがない為、次
に示す効果がある。
いる、あるいは、寸法がLSIチップの寸法と同等以下
である為、加圧時に加圧ツール及び基台に変形が生じて
も、LSIチップに歪や変形を与えることがない為、次
に示す効果がある。
(1)高温時や吸湿時に接続樹脂の強度が低下してもL
SIチップの剥離が生じることがなく信頼性が高い。本
発明者らの実験では、610のチプにおいて、従来の技
術では、100℃以下の温度で剥離が発生し、接続不良
をきたしたが、本発明によれば200℃以上の温度でも
剥離は発生しなかった。
SIチップの剥離が生じることがなく信頼性が高い。本
発明者らの実験では、610のチプにおいて、従来の技
術では、100℃以下の温度で剥離が発生し、接続不良
をきたしたが、本発明によれば200℃以上の温度でも
剥離は発生しなかった。
り)素子特性の変動及びLSIチップの破壊力;なく歩
留りが向上する。
留りが向上する。
(3) LSIチップ及び配線基板を薄くすること力
!できる為、薄型化が可能になり、高密度に実装できる
。
!できる為、薄型化が可能になり、高密度に実装できる
。
第1図は本発明の第1の実施例方法におけるチップ実装
を示す工程断面図、第2図は本発明の第2の実施例方法
の実装状態を示す断面図、第3図は従来の実装技術を示
す工程断面図である。 1・・・・・・基台、1′・・・・・・基台の突起、2
・・・・・・配線基板、3・・・・・・導体配線、4・
・・・・・接続樹脂、6・・・・・・LSIチップ、6
・・・・・・突起電極、7・・・・・・加圧ツール、7
′・・・・・・突起。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名1・
−基℃
を示す工程断面図、第2図は本発明の第2の実施例方法
の実装状態を示す断面図、第3図は従来の実装技術を示
す工程断面図である。 1・・・・・・基台、1′・・・・・・基台の突起、2
・・・・・・配線基板、3・・・・・・導体配線、4・
・・・・・接続樹脂、6・・・・・・LSIチップ、6
・・・・・・突起電極、7・・・・・・加圧ツール、7
′・・・・・・突起。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名1・
−基℃
Claims (4)
- (1)導体配線を有した絶縁性基板を後に半導体素子を
設置する面を上面とし基台に設置する工程、前記絶縁性
基板の後に半導体素子を設置する領域に絶縁性樹脂を塗
布する工程、前記導体配線と前記半導体素子の電極を一
致させかつ、前記電極が前記導体配線と接触する様に前
記半導体素子を前記絶縁性基板に設置し、前記半導体素
子の電極を有さない面を、前記半導体素子の寸法以下の
加圧ツールにて加圧する工程、前記半導体素子を前記絶
縁性基板に加圧した状態で前記絶縁性樹脂を硬化し、前
記半導体素子を前記絶縁性基板に固着するとともに、前
記半導体素子の電極を前記導体配線を電気的に接続する
工程を備えてなる半導体装置の製造方法。 - (2)絶縁性基板を設置する基台が、半導体素子以下の
寸法である特許請求の範囲第1項記載の半導体装置の製
造方法。 - (3)加圧ツールが、半導体素子の電極が位置する部分
のみ突起部を有している特許請求の範囲第1項記載の半
導体装置の製造方法。 - (4)絶縁性基板を設置する基台が半導体素子の電極が
位置する部分のみ突起部を有している特許請求の範囲第
2項記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62061571A JPS63227029A (ja) | 1987-03-17 | 1987-03-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62061571A JPS63227029A (ja) | 1987-03-17 | 1987-03-17 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63227029A true JPS63227029A (ja) | 1988-09-21 |
Family
ID=13174943
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62061571A Pending JPS63227029A (ja) | 1987-03-17 | 1987-03-17 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63227029A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0562041U (ja) * | 1992-01-27 | 1993-08-13 | 日立化成工業株式会社 | 半導体チップの実装装置 |
JP2002313843A (ja) * | 2001-04-18 | 2002-10-25 | Sharp Corp | 接続装置 |
-
1987
- 1987-03-17 JP JP62061571A patent/JPS63227029A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0562041U (ja) * | 1992-01-27 | 1993-08-13 | 日立化成工業株式会社 | 半導体チップの実装装置 |
JP2002313843A (ja) * | 2001-04-18 | 2002-10-25 | Sharp Corp | 接続装置 |
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