JPS63151033A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63151033A JPS63151033A JP29948386A JP29948386A JPS63151033A JP S63151033 A JPS63151033 A JP S63151033A JP 29948386 A JP29948386 A JP 29948386A JP 29948386 A JP29948386 A JP 29948386A JP S63151033 A JPS63151033 A JP S63151033A
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- 239000004065 semiconductor Substances 0.000 title claims 7
- 238000004519 manufacturing process Methods 0.000 title claims 2
- 239000011347 resin Substances 0.000 claims abstract description 26
- 229920005989 resin Polymers 0.000 claims abstract description 26
- 239000004020 conductor Substances 0.000 claims abstract description 25
- 238000010438 heat treatment Methods 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 238000003825 pressing Methods 0.000 claims description 3
- 239000007790 solid phase Substances 0.000 claims 1
- 229920001187 thermosetting polymer Polymers 0.000 abstract description 3
- 239000004593 Epoxy Substances 0.000 abstract description 2
- 229920001296 polysiloxane Polymers 0.000 abstract description 2
- -1 acryl Chemical group 0.000 abstract 1
- 230000006835 compression Effects 0.000 abstract 1
- 238000007906 compression Methods 0.000 abstract 1
- 238000001723 curing Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 7
- 238000013007 heat curing Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 239000000919 ceramic Substances 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 239000000956 alloy Substances 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 238000001816 cooling Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000002362 mulch Substances 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 239000011734 sodium Substances 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
- H01L2224/7525—Means for applying energy, e.g. heating means
- H01L2224/75252—Means for applying energy, e.g. heating means in the upper part of the bonding apparatus, e.g. in the bonding head
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、マイクロコンピュータやゲートアレク等の多
電極、狭ピッチのＬＳＩチップの実装に関するものであ
る。
電極、狭ピッチのＬＳＩチップの実装に関するものであ
る。
従来の技術
従来の技術を第２図を参照して説明する。
まず第２図ａに示す様に、セラミック、ガラス等よシな
る配線基板１１のムｔｌ ＋ ｉτ０．Ｏｒ−ムＵ等よ
りなる導体配線１２を有した面に、紫外線硬化あるいは
熱硬化等の接続樹脂１３を塗布する。次に第２図すのご
とく、ムＵ、ム、／、Ｃｕ等よりなる突起電極１６を有
したＬＳＩチップ１４を突起電極１５と導体配線１２が
一致する様に配線基板１１に加圧ツール１６により加圧
する。次にＬＳＩチップ１４を加圧した状態で接続樹脂
１３を硬化し、第２図Ｃに示す様にＩ、ＳＩチップ１４
を配線基板１１に固着するとともに、ＬＳＩチップ１４
の突起電極１６と導体配線１２を接触によυ電気的に接
続したものである。接続樹脂１３の硬化は、紫外線硬化
の場合は、ＬＳＩチップ１４の周囲から紫外線を照射し
硬化する。また熱硬化の場合は常時加熱された加圧ツー
ル１６によ！＋ＬＳＩテップ１４を加熱し、加熱硬化す
る。
る配線基板１１のムｔｌ ＋ ｉτ０．Ｏｒ−ムＵ等よ
りなる導体配線１２を有した面に、紫外線硬化あるいは
熱硬化等の接続樹脂１３を塗布する。次に第２図すのご
とく、ムＵ、ム、／、Ｃｕ等よりなる突起電極１６を有
したＬＳＩチップ１４を突起電極１５と導体配線１２が
一致する様に配線基板１１に加圧ツール１６により加圧
する。次にＬＳＩチップ１４を加圧した状態で接続樹脂
１３を硬化し、第２図Ｃに示す様にＩ、ＳＩチップ１４
を配線基板１１に固着するとともに、ＬＳＩチップ１４
の突起電極１６と導体配線１２を接触によυ電気的に接
続したものである。接続樹脂１３の硬化は、紫外線硬化
の場合は、ＬＳＩチップ１４の周囲から紫外線を照射し
硬化する。また熱硬化の場合は常時加熱された加圧ツー
ル１６によ！＋ＬＳＩテップ１４を加熱し、加熱硬化す
る。
発明が解決しようとする問題点
前述した従来の技術では、接続樹脂の硬化方法として、
紫外線硬化あるいは、常時加熱された加圧ツールによる
加熱硬化を用いていることや、ＬＳＩチ′ツブの電極と
配線基板の導体配線との電気的な接続が接触のみによシ
行われている為、次に示す問題点がある。
紫外線硬化あるいは、常時加熱された加圧ツールによる
加熱硬化を用いていることや、ＬＳＩチ′ツブの電極と
配線基板の導体配線との電気的な接続が接触のみによシ
行われている為、次に示す問題点がある。
（１）紫外線硬化の場合において、配線基板にセラミッ
ク等の不透明な基板を用いたとき、ＬＳＩチップと配線
基板間にある接続樹脂への紫外線のまわり込み量が少く
、硬化に長い時間を必要とし、コストの高いものとなる
。
ク等の不透明な基板を用いたとき、ＬＳＩチップと配線
基板間にある接続樹脂への紫外線のまわり込み量が少く
、硬化に長い時間を必要とし、コストの高いものとなる
。
（匂 常時加熱による加熱硬化の場合は、加熱硬化後の
加圧解除は、接続樹脂がやわらかい状態で行われる為、
ＬＳＩチップや配線基板の弾性回復力により、電気的な
接続不良をきたし歩留りが低下する。
加圧解除は、接続樹脂がやわらかい状態で行われる為、
ＬＳＩチップや配線基板の弾性回復力により、電気的な
接続不良をきたし歩留りが低下する。
この問題を解決する方法とし、空冷等で強制的にツール
を冷却し後に加圧を解除する方法があるが、冷却に長い
時間を要する為、生産性が悪い。例えば、加圧時のツー
ル温度’１２５０’Ｃ。
を冷却し後に加圧を解除する方法があるが、冷却に長い
時間を要する為、生産性が悪い。例えば、加圧時のツー
ル温度’１２５０’Ｃ。
加圧解除ｉ５０’Ｃ以下で行う場合１サイクルの所要時
間は５分〜１０分と非常に長い時間である０ （３）ＬＳＩチップの電極と配線基板の導体配線との電
気的な接続は接触のみによシ行っている為、ＬＳＩチッ
プの電極及び導体配線の材質がムｌ。
間は５分〜１０分と非常に長い時間である０ （３）ＬＳＩチップの電極と配線基板の導体配線との電
気的な接続は接触のみによシ行っている為、ＬＳＩチッ
プの電極及び導体配線の材質がムｌ。
Ｃｕ等の場合は、表面の酸化膜の影響により、接触抵抗
が非常に大きい。
が非常に大きい。
問題点を解決するための手段
本発明は前記問題点を解決する為に、接続樹脂の硬化を
パルス加熱にて行うものである。
パルス加熱にて行うものである。
作用
接続樹脂の硬化をパルス加熱にて行うことにより、短時
間でＬＳＩチップの固着と電気的な接続を得ることがで
きる。
間でＬＳＩチップの固着と電気的な接続を得ることがで
きる。
実施例
本発明の一実施例を、第１図を参照して説明する。
まず第１Ｎａに示す様に、セラミック、ガラス。
ガラスポリイミド等よシなる配線基板１の導体配線２を
有した面に、熱硬化量の接続樹脂３を塗布する。導体配
線２はｋｌ、ｉＴｏ、Ｏｒ−ムｕ、Ｃｕ等であり、その
厚み１２０．１〜３５μｍ程度である。
有した面に、熱硬化量の接続樹脂３を塗布する。導体配
線２はｋｌ、ｉＴｏ、Ｏｒ−ムｕ、Ｃｕ等であり、その
厚み１２０．１〜３５μｍ程度である。
また接続樹脂３は、エポキシ、シリコーンアクリル等で
ある。接続樹脂３の塗布方法は、１ディスペンス法、印
刷法等を用いる。次に第１図すに示す。
ある。接続樹脂３の塗布方法は、１ディスペンス法、印
刷法等を用いる。次に第１図すに示す。
様に、突起電極６を有したＬＳＩチップ４を突起電極５
と導体配線２が一致する様に配線基板１にパルス加熱ツ
ール６により加圧する。突起電極５は、ムｕ、ｃｕ、Ａ
ｌハンダ等でありその厚みは１μｍ〜３０μｍ程度であ
る。ＬＳＩチップ４の加圧時に、導体配線２上にあった
接続樹脂３は周囲に押 。
と導体配線２が一致する様に配線基板１にパルス加熱ツ
ール６により加圧する。突起電極５は、ムｕ、ｃｕ、Ａ
ｌハンダ等でありその厚みは１μｍ〜３０μｍ程度であ
る。ＬＳＩチップ４の加圧時に、導体配線２上にあった
接続樹脂３は周囲に押 。
し出され、突起電極６と導体配線２は電気的に接触する
。加圧力は６ｇ／バンプ〜１Ｂ０ｆｉ／バンプ程度であ
る。この状態で、パルス加熱ツール６に電流を通電し、
パルス加熱ツール６を加熱し、接続樹脂３を硬化する。
。加圧力は６ｇ／バンプ〜１Ｂ０ｆｉ／バンプ程度であ
る。この状態で、パルス加熱ツール６に電流を通電し、
パルス加熱ツール６を加熱し、接続樹脂３を硬化する。
パルス加熱ツール６の温度は、１００°Ｃ〜２５０°Ｃ
程度であり時間はｏ、ｓ秒〜６秒程度で１、従来の常時
加熱法に比べ非常に生産性がよい。硬化する接続樹脂３
の量は、ＬＳＩチップ４と配線基板１の間の非常に少い
量である為、前記した温度と時間で硬化は十分である。
程度であり時間はｏ、ｓ秒〜６秒程度で１、従来の常時
加熱法に比べ非常に生産性がよい。硬化する接続樹脂３
の量は、ＬＳＩチップ４と配線基板１の間の非常に少い
量である為、前記した温度と時間で硬化は十分である。
次に、第１図Ｃに示す様に、パルス加熱ツール６の温度
が６０″Ｃ〜室温以下になった時点で加圧を解除し、Ｌ
ＳＩチップ４ｆｔ、配線基板１に固着するとともに、Ｌ
ＳＩチップ４の突起電極５と導体配線２を電気的に接続
したものである。加圧の解除は、パルス加熱ツール６が
十分冷却された後に行う為、接続樹脂３は十分な接着強
度を有しており、従来の様な電気的な接続不良は生じな
い。
が６０″Ｃ〜室温以下になった時点で加圧を解除し、Ｌ
ＳＩチップ４ｆｔ、配線基板１に固着するとともに、Ｌ
ＳＩチップ４の突起電極５と導体配線２を電気的に接続
したものである。加圧の解除は、パルス加熱ツール６が
十分冷却された後に行う為、接続樹脂３は十分な接着強
度を有しており、従来の様な電気的な接続不良は生じな
い。
加熱方法がパルス加熱である為、ツール６の冷却は、電
流通電後０６〜１秒程度の短い時間で自然冷却でき、生
産性がよい。突起電極６及び導体配線２に、ムｌ、Ｃｕ
等の表面に酸化膜を形成しやすい金属を用いた場合は、
パルス加熱ツール６の温度を高温に設定することにより
、突起電極６と導体配線２の金属材料間で拡散あるいは
合金を生成させることができ、低抵抗な接続を得ること
ができる。例えば、突起電極５に人Ｕ、導体配線２にＡ
［を用いた場合、接続樹脂３の硬化に紫外線音用いた場
合は、接触抵抗は、１０〜１０′Ω／電極程度と大きい
が、２５０°Ｃ程度の加熱によるパルス加熱を用い場合
は、１０ Ω／電極と、２桁〜４桁程度接触抵抗は小さ
くなる。
流通電後０６〜１秒程度の短い時間で自然冷却でき、生
産性がよい。突起電極６及び導体配線２に、ムｌ、Ｃｕ
等の表面に酸化膜を形成しやすい金属を用いた場合は、
パルス加熱ツール６の温度を高温に設定することにより
、突起電極６と導体配線２の金属材料間で拡散あるいは
合金を生成させることができ、低抵抗な接続を得ること
ができる。例えば、突起電極５に人Ｕ、導体配線２にＡ
［を用いた場合、接続樹脂３の硬化に紫外線音用いた場
合は、接触抵抗は、１０〜１０′Ω／電極程度と大きい
が、２５０°Ｃ程度の加熱によるパルス加熱を用い場合
は、１０ Ω／電極と、２桁〜４桁程度接触抵抗は小さ
くなる。
発明の効果
本発明では、接続樹脂の硬化に、パルス加熱を用いる為
、次に示す効果がある。
、次に示す効果がある。
（１）ＬＳＩチップの加圧−加熱一冷却一加圧解除まで
の時間が非常に短い為、従来の常時加熱方式に比べ生産
性がよく低コストである。また、加圧解除はパルス加熱
ツールを十分に冷却した後に行う為、接続樹脂の軟化に
ともなう接続不良の発生がなく、歩留りが向上する。。
の時間が非常に短い為、従来の常時加熱方式に比べ生産
性がよく低コストである。また、加圧解除はパルス加熱
ツールを十分に冷却した後に行う為、接続樹脂の軟化に
ともなう接続不良の発生がなく、歩留りが向上する。。
（２）パルス加熱ツールの温度を高温に設定することに
よシ、ＬＳＩチップの突起電極と配線基板の導体配線の
金属材料間で、拡散あるいは合金を生成させることがで
きる為、安価なム／、Ｃｕ等の金属を用いても表面の酸
化膜の影響による接触抵抗の増大はなく、低抵抗な接続
が得られ、高性能、高信頼性を実現することができる。
よシ、ＬＳＩチップの突起電極と配線基板の導体配線の
金属材料間で、拡散あるいは合金を生成させることがで
きる為、安価なム／、Ｃｕ等の金属を用いても表面の酸
化膜の影響による接触抵抗の増大はなく、低抵抗な接続
が得られ、高性能、高信頼性を実現することができる。
（３） （２）で示した理由により、ＬＳＩチップの
突起電極及び導体配線の材料の選択の自由度が犬きくな
シ、適用範囲が広がるとともに、安価な材料を用いるこ
とができる為、低コストである。
突起電極及び導体配線の材料の選択の自由度が犬きくな
シ、適用範囲が広がるとともに、安価な材料を用いるこ
とができる為、低コストである。
（４）接触抵抗が非常に小さくなる為、パワーデバイス
等への適用が可能になり、デバイスの適用範囲が広がる
。
等への適用が可能になり、デバイスの適用範囲が広がる
。
第１図は本発明の一実施例を工程順に示す断面図、第２
図は従来例を工程順に示す断面図である。 １・・・・・・配線基板、２・・・・・・導体配線、３
・・・・・・接続樹脂、４・・・・・・ＬＳＩチップ、
５・・・・・・突起電極、６・・・・・・パルス加熱ツ
ール。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名今一
Ｌ５１テッ、−
図は従来例を工程順に示す断面図である。 １・・・・・・配線基板、２・・・・・・導体配線、３
・・・・・・接続樹脂、４・・・・・・ＬＳＩチップ、
５・・・・・・突起電極、６・・・・・・パルス加熱ツ
ール。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名今一
Ｌ５１テッ、−
Claims (1)
- 導体配線を有した絶縁性基板の半導体素子を設置する領
域に絶縁性樹脂を塗布する工程、前記導体配線と前記半
導体素子の電極を一致させかつ前記電極が前記導体配線
に接触する様に前記半導体素子を前記絶縁性基板に加圧
する工程、前記半導体素子を前記絶縁性基板に加圧した
状態で、前記半導体素子をパルス加熱により加熱し、前
記絶縁性樹脂を加熱硬化し、前記半導体素子を前記絶縁
性基板に固着するとともに、前記半導体素子の電極と前
記導体配線を接触あるいは固相接合により電気的な接続
を得る工程を備えてなることを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61299483A JPH0777227B2 (ja) | 1986-12-16 | 1986-12-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61299483A JPH0777227B2 (ja) | 1986-12-16 | 1986-12-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63151033A true JPS63151033A (ja) | 1988-06-23 |
| JPH0777227B2 JPH0777227B2 (ja) | 1995-08-16 |
Family
ID=17873154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61299483A Expired - Fee Related JPH0777227B2 (ja) | 1986-12-16 | 1986-12-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0777227B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6397516B1 (en) * | 1992-06-01 | 2002-06-04 | University Of Florida Research Foundation, Inc. | Methods and systems for detecting and controlling subterranean termites |
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| JPS61194732A (ja) * | 1985-02-22 | 1986-08-29 | Casio Comput Co Ltd | 半導体ペレツトと基板の接合方法 |
-
1986
- 1986-12-16 JP JP61299483A patent/JPH0777227B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0777227B2 (ja) | 1995-08-16 |
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