JPS63274362A - オン・チツプ多重レベル電圧発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ、産業上の利用分野 Ｂ、従来技術 Ｃ１発明が解決しようとする問題点 り１問題点を解決するための手段 Ｅ、実施例 Ｅｌ　電圧発生システム及び持久メモリ（第２２図） Ｅ２　本発明の制御ゲート電力システム（第１図） Ｅ３　多重レベル高圧電カシステムの詳細（第３図） Ｅ４　チャージ・ポンプ兼オツシレータ回路Ｅ５　セン
ス回路（第４Ａ、第４Ｂ、第５Ａ、第５Ｂ図） Ｅ６　低電圧センス回路（第１０図） Ｅｌ　インターフェイス論理回路（第１１図）Ｅ８　ゲ
ット２５／セーブ論理回路（第１２図）Ｅ９　オーバ／
アンダミ圧検出回路（第１３図）ＥＩＯ電力降下回路網
（第９Ａ、９Ｂ、９０図） Ｅｌｌ　　カウンタ回路（第８Ａ、８Ｂ図）Ｅ１２　　
リセット遅延センス回路（第７図）Ｅ１３　　タイマ回
路（第６図） Ｅ１４　　動作 Ｆ０発明の効果

【図面の簡単な説明】

Ａ、産業上の利用分野 本発明は一般には電圧発生装置に関し、さらに具体的に
は論理レベルの電圧信号をＥ　２　Ｆ　ＲＯＭのような
半導体回路装置に書込み、もしくはこの装置を消去する
ための高電圧に変換する高電圧コンバータに関する。 Ｂ、従来技術 不揮発（持久）メモリ・システムの使用は過去二、三年
の間に増大した。代表的な持久メモリ・システムは電力
発生システム及び持久メモリ・システムを含む。電力発
生システムは通常持久メモリ・システムとともに単一チ
ップ上に集積されている。持久メモリ・システムは高電
圧信号によって書込みもしくは読取り或いは、その両方
がなされる浮動ゲート・メモリ・セルの配列体である。 高電圧信号は電力発生システムによって発生する。 従来技術は持久メモリ・セルを駆動するためのいくつか
のタイプの電力システムを与えている。 従来技術システムのいくつかは高電圧技術とともに使用
するのに十分適していて、他の技術は低電圧とともに使
用するに適している。高電圧技術では、電力システムの
装置は破壊することなく、相対的高い電圧レベル信号に
耐えることができる。 このことは電源システムの制御がゆるくてよいことを示
している。しかしながら、低電圧技術では電力システム
の装置は相対的に高い電圧に感応し、従って装置が破壊
しないように設計されている厳格な制御のために、低電
圧技術の装置が高電圧を発生するのに使用される。 高電圧技術とともに使用されるのに適した従来の電源の
例には米国特許第４５０６３５０号、第４４０４４７５
号、第４３９３４８１号、第４１８６４３６号、第４３
０２８０４号、第４３６８５２４号及び第４２６３６６
４号がある。 米国特許第４５０６３５０号はメモリ・システムに印加
される書込み電圧をブースト（昇圧）するブースト回路
を有する持久性半導体メモリ・システムを与えている。 このブースト回路は５ボルトの安定な書込み電圧を受取
りこれを高レベルにブーストするオツシレータを含む。 米国特許第４４０４４７５号は未調整チャージ・ポンプ
が高電圧を与え、この高電圧が調整回路によってトリミ
ングされ持久メモリ集積回路を駆動するための十分な電
圧を与える電圧発生回路を開示している。 米国特許第４３９３４８１号はチャージ・ポンプ及び容
量性センシング出力回路を有するオン・チップ高電圧発
生装置を開示している。ゲート付きダイオードが使用さ
れてチャージ・ポンプの最大出力電圧を設定している。 米国特許第４１８６４３６号は積層キャパシタを使用し
て高電圧を与える非制御電圧発生装置を開示している。 米国特許第４３０２８０４号は４位置シーケンシャル・
カウンタがダイオード及びキャパシタより成るチャージ
・ポンプを駆動するＤＣＣ電圧マルチタライア開示して
いる。 米国特許第４３６８５２４号はＥＥＰＲＯＭのための電
圧発生回路を開示している。この発生回路は外部で発生
した＋５及び＋２０ボルトを受取り、これらを所望の動
作電圧にブーストするチャージ・ポンプを含む。 米国特許第４２６３６６４号はゲート付き降伏ダイオー
ドによって制御されるチャージ・ポンプ、を有する電圧
発生回路を開示している。 電気的に変更可能な高密度半導体メモリと集積できる電
圧発生回路は米国特許第４４８１５６６号に開示されて
いる。この回路は低電圧技術で使用するのに最も適して
いる。この回路にはチャージ・ポンプを制御するための
ＤＥＩＳ（２重電子注入構造）装置を含む単一のフィー
ドバック・ループを有する容量性チャージ・ポンプを含
む。 プロセス技術を使用して、通常の技術の降伏限界を越え
て装置の電圧特性を増大している。 米国特許出願第５５１４５０号は多くのチャージ・ポン
プを含む２重レベル高電圧システムを説明している。 Ｃ０発明が解決しようとする問題点・ 本発明の目的は従来よりも効率的な高電圧発生装置を与
えることである。 Ｄ０問題点を解決するための手段 本発明の電圧発生装置は多くのフィードバック制御経路
を有する単一のチャージ・ポンプを使用してチャージ・
ポンプの出力に複数の別個の電圧レベルを与える。各フ
ィードバック経路は対応する電圧レベルを制御するよう
に設計されている。 回路技術が使用され、１０ｖのゲート付き降伏ダイオー
ドを使用して５ｖ専用技術で３０Ｖ迄の電圧に対する接
合破壊が防止される。 各フィードバック経路はキャパシタ分圧回路網、補償用
電圧基準を有するセンス増幅器列回路網及びセンシング
の正確さを保証するキャパシタを周期的にリセットする
タイマを含む、接合降伏を防止するための、多重装置の
自己バイアスを有する電力降下回路網を使用して、チャ
ージ・ポンプの出力を放電する。外部的にアクチベート
される論理制御回路を使用してアクチブ・フィードバッ
ク経路もしくは放電経路或いはこの両方を選択する。 電力節約機構を有する高周波ブツシュ・プル・ドライバ
・オツシレータが２つの重畳しないクロック信号を発生
する。これ等の信号を使用してダイオードとコンデンサ
とみなされるように接続されたトランジスタのチェーン
を駆動する。 Ｅ、実施例 Ｅｌｔ！圧発生システム及び持久メモリ第２図は電気的
に消去可能、プログラム可能読取り専用メモリ（Ｅ２Ｆ
ＲＯＭ）システムもしくは持久ランダム・アクセス・メ
モリ（ＮＶＲＡＭ）システムのための概略図を示す。こ
のシステムは持久セル１０、電力システム１２及び制御
論理装置１４を含む、持久セル１０は制御ゲート線及び
メモリ・プレート線によって電力システム１２に接続さ
れている。電力システム１２はｆｉｌｅによって制御論
理袋［１４に接続されている。複数の外部的に発生され
る制御信号が線１−Ｎ上に供給される。アクチベートさ
れた信号に依存して、制御論理装置１４は制御ゲート電
力システム１８もしくはメモリ・プレート電力システム
２０のどちらかを選択する。選択された電力システムは
持久セル１０をアクセスするのに必要な電力を発生する
。制御ゲート電力システム１８とメモリ・プレート電力
システム２０間の通信は夫々＃Ｉ２２及び２４によって
なされる。 持久セルはこの技術分野でよく知られているものである
。このようなセルの機能はデータを記憶することである
。これ等のセルは一般に知られているので、このような
セルの本発明の理解にとって必要な特徴のみが説明され
る。セルはメモリのＲＡＭプレーン及びメモリの持久（
Ｎ−Ｖ）プレーンを有する。メモリのＲＡＭプレーンは
通常のＲＡＭ動作を可能にする。このプレーンはＮ−Ｖ
プレーンとは独立していて、メモリ・プレート線と記さ
れた線に接続されている。メモリ・プレート線上の信号
はメモリ・プレート電力システム２Ｏ上によって与えら
れる。この電力システムはブートストラップ技術を使用
して、５Ｖの電源電圧を動作レベルを７及び８ボルト間
の動作レベルに増大する。持久プレーンはＲＡＭプレー
ンと独立していて、持久動作のために使用される。持久
プレーンはダイナミックＲＡＭセルの配列体を支持して
いる。各セルは浮動ゲート及び２つの２重電子圧入構造
（ＤＥＩＳ）インジェクタを含み、インジェクタは高電
圧になる時、浮動ゲートへもしくはこれからのチャージ
（電荷）を転送する。データは結果の空乏井戸の有無を
感知することによって検索される。非持久的な物理状態
は電位の井戸中に記憶され、持久的な物理状態は浮動ゲ
ート上に記憶される。制御ゲート電力システム１８は持
久背景プレーンにデータを記憶し、これからデータを検
索するのに必要な高電圧を与える。システム１８は又Ｒ
ＡＭプレーンを使用する時に制御ゲート上に９ボルトを
保持する。 Ｅ２本発明の制御ゲート電力システム 第１回は本発明の原理に従う制御ゲート電力システムの
ブロック図を示す。制御ゲート電力システムは多重レベ
ル高電圧電力システムである。制御ゲート電力システム
は電力選択線低及び１−Ｎの１つをアクチベートするこ
とによらて、所望の電圧の信号を高電圧出力線上に取出
すことができる。制御電力システムはチャージ・ポンプ
・システム２６を含む。チャージ・ポンプ制御装置２８
は線３０によってチャージ・ポンプ・システム２６の入
力に接続され、複数のフィードバック経路Ｎ乃至Ｏによ
ってチャージ・ポンプ・システムの出力に結合されてい
る。センス回路がフィードバック経路の各々の中に与え
られている。従って、フィードバック経路Ｏは低電圧セ
ンス回路Ｏを含み、フィードバック経路１はセンス回路
装置１を含む等々である。センス回路選択線はセンス回
路の各々をチャージ・ポンプ制御装置２８に接続する。 たとえば、センス回路はセンス回路Ｎ選択によって接続
され、センス回路２はセンス回路２逍択によって接続さ
れる等々である。電力降下回路３２はチャージ・ポンプ
制御装置２８をチャージ・ポンプ・システム２６の出力
に相互接続する。以下説明するように、センス回路の各
々はチャージ・ポンプ・システムの出力に所望の電圧レ
ベルを与えるように設計される。従って、特定のセンス
回路が選択される時に、電力降下回路がアクチベートさ
れ、電力降下回路がチャージ・ポンプの出力を放電し、
他方センス回路はチャージをセンス（感知）する。チャ
ージの値がセンス回路のセット値内に入るやいなや、電
力降下回路はディアクチベートされ、所望の電力がチャ
ージ・ポンプ・システムの出力に発生される。入力の低
電圧、接地選択線及び低電圧センス回路（０）は大地電
圧を含む低電圧をセンスするのに使用される。Ｅ３多重
レベル高圧電カシステムの詳細 第３図は本発明に従う多重レベル高圧電カシステムの詳
細なブロック図である。説明を簡単にするために、第１
図及び第３図の共通の素子は同じ番号で示す。又、添字
の記号を使用して同じ素子の部分素子を示す。例えば、
センス回路２の部分素子は数字２　ｊ　、　２１Ｆ及び
２″′によって識別される。 さらに第３図を参照するに、多重レベル高電圧電力シス
テムは２相オツシレータ２６′及びチャージ・ポンプ２
６”を含む。オツシルータはチャージ・ポンプシステム
の入力に直列に接続されている。オツシレータがアクチ
ベートされる時に、オツシレータはチャージ・ポンプを
所望の電圧が出力ノード３４でセンスされる迄ポンプ（
昇圧）する。この信号はＩＬＣＧ線上のＩＬＣＧ信号に
よって与えられる。この信号はインターフェイス論理回
路２８′によって与えられる。インターフェイス論理回
路２８’はチャージ・ポンプ制御回路２８（第１回）の
部分要素である。チャージ・ポンプ制御回路２８の他の
部分素子はリセット遅延センス（ＲＤＳ）回路２８”、
ゲート２５７セーブ３（情報ロード、除去）論理回路２
８′″′及びオーバ／アンダミ圧検出回路２８ｔｔｕで
ある。チャージ・ポンプ制御装置２８の各部分素子が遂
行する機能については以下説明される。 第３図の参照をさらに続けると、チャージ・ポンプ出力
ノード３４は持久セル（第２図）の持久プレーンに接続
されている。第３図で、持久プレーンは制御ゲート（Ｃ
Ｇ）とラベルの付されたキバシタによって表わされてい
る６具体的には、制いる。センス回路２が出力ノード３
４に接続されている。センス回路２の機能は出力ノード
３４をモニタし、該出力ノードに２０Ｖがセンスされた
時に５Ａ２０と呼ばれる信号を発生することにある。説
明を簡単にするために、線は対応する信号名によって識
別される。従って５Ａ２０は信号５Ａ２０を伝える線を
示す等々である。センス回路２は２０Ｖのセンス増幅器
２′、２０ｖスイッチ可能キャパシタ回路網（分圧器）
２″及びカウンタ２”′を含む。２０Ｖスイッチ可能キ
ャパシタ回路網は出力ノード３４に接続されている。２
０Ｖセンス増幅器及びカウンタは２０Ｖスイッチ可能キ
ャパシタ回路網に接続されている。以下説明するように
キャパシタ（分圧器）回路網は複数のキャパシタ上にチ
ャージ・ポンプの出力の電圧を分布する。センス増幅器
は２０Ｖが存在する時をセンスし、オツシレータの制御
下にあるカウンタは定期的にキャパシタをリセットする
。。 さらに第３図の参照を続けるに、低電圧センス回路が出
力ノード３４に接続されている。低電圧センス回路の機
能は出力ノードが大地電位を含む相対的低電圧にある時
をセンスすることにある。 又センス回路１が出力ノード３４に接続されている。セ
ンス回路１は出力ノード３４及び制御ゲートが９ｖにな
った時をセンスする。センス回路１はＳＡＯ線を介して
ＳＡＱ償号を出力する。センス回路１は、９ｖセンス増
幅器１’、９Ｖスイツチ可能キヤパシタ（分圧器）回路
網１”及びタイマ１″′を含む、９Ｖスイツチ可能キヤ
パシタ回路網１′は出力ノード３４に接続されている。 ９Ｖセンス増幅器１′及びタイマ１”′は９ｖスイツチ
可能キヤパシタ（分圧器）回路網に接続されている。電
力降下回路３２が出力ノード３４に接続されている。電
力降下回路３２はアクチベートされた時に出力ノード３
４及び制御ゲートを放電して所望の電圧レベルにする。 オーバ／アンダミ圧検出装置２８′″″′は供給電圧Ｖ
ｄｄをモニタし、電圧が予定の値からはずれた時に制御
信号を出力する。本発明の好ましい実施例では、Ｖｄｄ
は５Ｖ（±１０％）である。リセット遅延センス回路２
８”がインターフェイス論理回路２８″を制御し、９Ｖ
スイツチ可能キヤパシタ（分圧器）回路網がリセットさ
れている時間の大部分の間９ｖセンス増幅器１′が無視
されるようにする。最後に、ゲット２５／セーブ３論理
回路２８　＄ｌ＃＋は制御信号を発生して、制御ゲート
が大地電位にある時にＲＡＭプレーンが浮動ゲートから
データを検索できるようにする。セーブ１とラベルの付
された線は外部で発生されるセーブ指令を転送する。こ
れ等の線は、ダイナミックＲＡＭプレーン上の情報を背
景プレーン即ち持久プレーンにロードすべき時にアクテ
ィブとなる。又持久プレーンからダイナミックＲＡＭプ
レーンに情報が除去される時には、ゲット２とラベルの
付された信号線がアクチベートされる。第３図に示した
他の相互接続線は信号を発生する部分素子の名称が付さ
れている。セーブ３及びＧＥＳＡ３がゲット２５／セー
ブ３論理回路２８”１から発生される。好ましい実施例
は出力ノード３４に０．９及び２０Ｖを与える場合をカ
バーしているが、この・レベル数は本発明の範囲につい
ての制限として解釈されるべきでない、それは本発明の
原理を利用することによって、出力ノード３４にはより
少ないもしくはより多くの電圧レベルを与えることがで
きることは明らかであるからである。又、電圧レベルの
値も本実施例で与えられた値と異なることができる。多
重レベル電圧発生システムについて概略説明したので、
以下第３図の素子の詳細な説明が与えられる。 Ｅ４チャージ・ポンプ兼オツシレータ回路チャージ・ポ
ンプ兼オツシレータ回路は高電圧を出力ノード３４に与
え、この高電圧を制御ゲート（第３回）に転送する。こ
の回路はオツシレータ２６′及びチャージ・ポンプ２６
”より成る。２相オツシレータの出力がチャージ・ポン
プの入力に接続される。これ等のオツシレータ及びチャ
ージ・ポンプの組合せはこの分野で一般に知られている
ものであり、オツシレータもしくはチャージ・ヤパシタ
及びダイオード構造体の列より成るとだけ説明すれば十
分であろう、各ブードストラップ・キャパシタはドレイ
ン電極及びソース電極が接続されたデプレッション装置
である。ブートストラップ動作が各ノードを相継いで高
い電圧に充電する。最後の出力電圧は２０及び２４Ｖの
間にある。 チャージ・ポンプはオツシレータの位相１及び位相２で
ローデングを与える。センス増幅器の１つによって示さ
れるように、一度適切な出力電圧に到達すると、ＩＬＣ
Ｇ信号が低くなり、オツシレータをオフにし、フィード
バック・ノードを除くすべてのノードを高電圧に浮動さ
せる。この結果、チャージ・ポンプは出力ノード３４に
所望の電圧を与えた状態で、オフに転ぜられる。本発明
に使用できるチャージ・ポンプ／オッシレータの組合せ
の例は上記の米国特許出願第５５１４５０号に説明され
ている。 Ｅ５センス回路 第４図は第４Ａ図と第４Ｂ図の接続方法、第５図は第５
Ａ図と第５Ｂ図の結合方法を示す図であるが、第４Ａ図
と第４Ｂ図を総称する時も第４図のように呼ぶことにす
る。第４図及び第５図はセンス回路の回路図を示す、具
体的には、第４図はセンス回路２（第３図）の、第５図
はセンス回路１　（第３図）の回路図である。上述のよ
うに第４図の回路配列は２ｏボルトのチャージが制御ゲ
ート上にある時をセンスし、５Ａ２０とラベルの付され
た線（第４Ｂ図）上に制御信号５Ａ２０を与える。同様
に、第５図の回路配列は出力ノード３４（第３図）をモ
ニタし、制御ゲート上に９ｖをセンスした時に、線ＳＡ
９　（第５Ｂ図）上に信号を送る。同じ配列の回路が夫
々９■及び２０Ｖをセンスするのに使用される。従って
、第４図及び第５図中の共通の装置は同じアルファニュ
ーメリック文字によって識別される。第４図及び第５図
の回路配列はＦＥＴ装置から構成されている。デプレッ
ション・モード装置はゲート電極と装置の本体間の斜線
で区別される。エンハンスメント・モード装置はゲート
電極と装置の本体間に斜線がない。 動作の現在の状態に依存して、制御ゲート（第３図）は
異なる電圧レベルを占めなければならない。通常の非持
久動作中は制御ゲートは＋９ｖに保持されなければなら
ない。このレベルを達成し。 保持するには定期的なポンピングを必要とする６同じよ
うに、同じチャージ・ポンプは、セーブ動作中には制御
ゲートを＋２０Ｖに充電しなければならない、従って＋
９ｖ及び＋２０Ｖレベルの両方が正しい点でチャージ・
ポンプを閉鎖するためにセンスされなければならない。 この結果を求めるために、第４１！ｌ及び第５図のセン
ス増幅器列は夫々のキャパシタ分圧器回路網によって制
御ゲータをたえずモニタし、高電圧の破壊からキャパシ
タを保護する。 さらに第４図及び第５図の参照を続けると、回路網が制
御ゲートが夫々２０Ｖ及び９ｖにある時をセンスし、そ
の後チャージ・ポンプをディスエーブルする。装置Ｔ１
は電流リミッタであり、キャパシタ・ノードが接地され
た時に制御ゲートが影響を受けるのを防止するものであ
る。装置ＥＴ２、Ｔ３及びＴ４がコンデンサ分圧器を構
成し、制御ゲートの電圧をセンシングにとって安全なレ
ベルにステップ・ダウンする。 もれ電流がある時間かかって、異なる速度でキャパシタ
を放電する。そのために、キャパシタ・ノードを周期的
に接地し、キャパシタ・ノードを電流制限袋［Ｔ１によ
って再充電する必要が生ずる。 装置Ｔ５−Ｔ１７がセンス増幅器を形成し、レベル・シ
フトにより明確な出力信号を与える。特に、装置１Ｔ９
及びＴＩＯが内部基準ノードを与える。この基準ノード
上の信号は装置Ｔ５、Ｔ６、Ｔ７、Ｔ８　（Ｔ５−Ｔ８
）によって増幅される。 レベル・シフト機能は装［Ｔ１１、Ｔ１２、Ｔ１３、Ｔ
１４、Ｔ１５、Ｔ１６、Ｔ１７　　（Ｔｌｌ−Ｔ１７）
によって与えられる。 装置Ｔ１８−Ｔ２４がキャパシタ・ノードを選択的に接
地し、一方で高置゛圧による破壊を防止する経路を与え
る。キャパシタ分圧器をリセットする必要がある時は、
ＬＮＬ即ちＸ９信号が５■にされる。これにより装［Ｔ
２１、Ｔ２３及びＴ２４がオンになり、これを通ってノ
ードが放電される電流経路が与えらる。ＬＮＬ即ちＸ９
が低電圧の時は、装置Ｔ２１．Ｔ２３及びＴ２４がオフ
になり、制御ゲート電圧はキャパシタにまたがって分割
され、装置の破壊が生じないようにされる。 装置１Ｔ２５−Ｔ３８はバイアス用ダイオード及びキャ
パシタである。これ等の装置は上述の電力降下装置上に
適切なゲート電圧を与え、各装置Ｔ２５−Ｔ３８にまた
がって等しい電圧降下を保証する。各ダイオードはドレ
インがゲートに接続された構造によって与えられる。こ
れによって装置のソースの電圧はドレイン電圧以下の閾
値電圧に制限される。これ等のダイオードは従って高電
圧をステップ・ダウンし、装置Ｔ１８及びＴ１９のゲー
トをバイアスしてこれ等の装置のドレイン・ソース電圧
を許容レベルに制限する。装置Ｔ２５−Ｔ３１はＴ１８
のためのダイオード・バイアス回路網を形成する。装［
Ｔ３７及びキャパシタＴ３８はクランプ回路網を形成し
、電力降下サイクル中に負の容量性結合が生じた場合で
もＴ１９にゲート・ソース駆動力が与えられることを保
証する。 装置Ｔ２０及びＴ２２のゲートはＶｄｄ　（＋５Ｖ）に
よってバイアスされる。このバイアスはこれ等の２つの
装置の破壊を防止するのに十分である。 それはこれ等のドレインがＴ１８もしくはＴ１９のドレ
インよりも低い電圧にあるからである。このバイアス用
回路網は電力降下経路中の任意の電流転送装置のドレイ
ン・ソース電圧を許容レベルに制限する。 装置Ｔ８１（第４Ｂ図）は、２０ｖの増幅器が使用され
ない時にこの増幅器を単に浮動される電力節約機構であ
る。ＬＮＬとラベルの付された線（第４図）はセーブ・
サイクルの開始時にスイッチされたキャパシタをリセッ
トする、カウンタの出力である。 第５図では電力節約機構は装置Ｔ４０．Ｔ４１及びＴ３
９によって与えられる。第５図の回路はキャパシタＴ４
のゲートを接地し、夫々キャパシタＴ２及びＴ３にまた
がる制御ゲート電位を効果的に分圧することによって＋
９Ｖをセンスする。 セーブ・サイクル中は、キパシタＴ４がキパシタ積層体
に含まれ、任意の１個のキャパシタにまたがる高過ぎる
電圧即ちセンス増幅器への入力から生ずる破壊を防止す
る。Ｘ９はタイマ１”’（第３図）から与えられセンス
９回路のスイッチされたコンデンサを定期的にリセット
するリセット信号である。 Ｅ６低電圧センス回路 第１０図は低電圧センス回路の概略図を示す。 低電圧センス回路は制御ゲートをモニタし、ゲット・サ
イクルが開始した後に制御ゲートが大地電位の閾値内に
ある時に信号Ｇセンスを送出す、この回路はＦＥＴ装置
１Ｔ１８．Ｔ１９、Ｔ２０、Ｔ２１並びに制御信号セー
ブ１、セーブ２及びゲット２によって制御（即ちターン
・オン及びターン・オフ）される。回路をアクチベート
するためには。 セーブ１、セーブ２もしくはゲット２は５ｖにされる。 制御ゲートがその最大レベルにある時は、ダイオードＴ
ｌ−Ｔｌ０はＴｌ１−Ｔ１４のためのバイアスを与え、
どの１つの装置にも１０ｖ以上の電圧がかからないよう
にする。この結果、スナップバック及び維持電圧の使用
が避けられる。 各ダイオードはエンハンスメント・モード装置から形成
される。バイアスは各エンハンスメント装置の閾値電圧
に依存する。 装置Ｔｌ１−Ｔ１４及びＴ２３は制御ゲートとセンス・
ノードに間に電流経路を与える。センス・ノードには装
置２４によってＶｄｄの上のデプレッション閾値にクラ
ンプされる。制御ゲートがこのクランプ電圧以下に降下
すると、ノードにはトラックし、装置ｉ！Ｔ２５及びＴ
２６によって形成された反転器を略１ｖでスイッチする
０反転器のスイッチ点は夫々装置ｉ！Ｔ２５及び２６の
幅対長さ比を制御することによって厳密に制御できる。 装置Ｔ２５及びＴ２６によって形成される反転器は低い
スイッチ点を有し、Ｇセンス信号のために比較的高速の
立上り時間を与えることが望ましい。しかしながらスイ
ッチ点が低いと通常Ｇセンス信号のための立上り時間が
比較的遅くなり、又この逆のことも成立つ、これ等の２
つの矛盾する規準はＧセンス線上の負荷を制限すること
によって制御される。 デプレッション装置ｉ！Ｔ２３及びＴ２４のゲートはＶ
ｄｄに結合され、最大の電流の流れが保証される。この
構成又ノードＫｔｔＶｄ　ｄの上のデプレッション閾値
にクランプし、装ｆｆ１ｉＴ２６を破壊から防止する。 装ｆｉＴ２７のソース及びドレインは互いに接続されて
いてノードＪと大地電位間にコンデンサを形成する。こ
のコンデンサは容量的に結合されたノードＪとノードＮ
間のブートストラッピングを防止し、ノードＪが高電圧
レベルに上昇するのを防止する。装置Ｔ２２は制御ゲー
トが２０Ｖレベルに上昇する前にノードにの電圧を装置
の閾値電圧以上に保持する。装置Ｔ２２は制御ゲートが
＋９Ｖ以上になる迄、ノードＫがＴ２６をオン状態に保
持する程十分高くチャージされないために必要である。 大地電位センス回路はノードＹがその上昇レベルにある
時にデスエーブルされる。 Ｅフィンターフェイス論理回路 第１１図はインターフェイス論理回路２８′（第３回）
の論理図を示す。インターフェイス論理回路は信号論理
２０、センス、論理９及び最後にＩＬＣＧを発生する。 論理９もしくは論理２０は正常とラベルの付された信号
とともに、ＩＬＣＧを発生し、Ｉ　ＬＣＧオツシレータ
を制御し、オツシレータがチャージ・ポンプを駆動する
。このインターフェイス論理回路はラッチ３６、ＮＡＮ
Ｄゲート３８−４２、ＮＯＲゲート４４、ＡＮＤゲート
４６並びに反転器４８及び５ｏを含む。論理２０とラベ
ルの付された線上の信号はセーブ１及び５Ａ２０とラベ
ルの付された線上の信号が高く、セーブ２が低い時に高
くなる。セーブ・サイクルの開始時で、信号論理２０が
高くなる時に、チャージ・ポンプは＋２０Ｖに上昇する
。Ｓ　Ａ　２０は制御ゲートが適切な電圧レベルに到達
した時に降下する。この結果、論理２０が降下し、チャ
ージ・ポンプがディスエーブルされる。次にセーブ２が
高レベルになり、セーブ・サイクル中にさらにポンピン
グを阻止する。信号論理２０は又電力降下回路網に与え
られる（第９図に関して以下説明される）。センスとラ
ベルの付された線上の信号センスはラッチ３６によって
発生される。このラッチは、１ｌＸＱ上の信号によって
セットされ、線ＳＡＱ上の信号によってリセットされる
。ラッチはセット信号Ｘ９によって５ｖの信号センスを
発生し、Ｘ９が降下した後も、成る時間にわたって高レ
ベルを保持する。信号ＳＡ９は制御ゲートがその所望の
高圧レベルにある時に担くなる。センス増幅器が制御ゲ
ートをサンプルする唯一の時間は信号センスが高い時に
対応するキャパシタ・リセット信号の直後であることに
注意されたい。 線ゲット２上の信号ゲット２の降下は制御ゲートがゲッ
ト・サイクル中に存在したＯｖレベルから９ｖに戻るこ
とを示す。次に線論理９上の信号論理９は信号センスが
高くなるか信号ゲット２が降下する時に発生する。これ
によってＩＬＣＧが高くなりチャージ・ポンプを正常動
作中にＯｖレベルを＋９ｖにポンプする。論理９もしく
は論理２０及び正常が真の時にＩ　ＬＣＧが高くなる。 信号正規が低い時は論理９もしくは論理２０が高い時で
もチャージ・ポンプがディスエーブルされる。 論理９及び論理２０は同じ時間に真になることはない。 Ｅ８ゲット２５／セーブ３論理回路 第１２図はゲット２５／セーブ３論理回路の概念図であ
る。この論理装置はラッチ５２．５４、ＡＮＤ回路５６
及びＯＲ回路５８より成る。ゲット２５／セーブ３論理
回路の機能はゲット２５、セーブ３及びＧＥＳＡ３信号
を発生することである。 第３図を参照すると、ゲット２５はリセット遅延センス
回路に及び外部のゲット２信号とともに。 タイマに送られている。ゲット２及びゲット２５は組合
した時に全ゲット・サイクルになる。同じようにセーブ
１及びセーブ３は組合して全セーブ・サイクルになる。 ゲット２５もしくはセーブ３のいずれかが高くなるとＧ
ＥＳＡ３が高くなる。 ゲット２５がゲラｌ−２５／セーブ３論理回路によって
発生される信号である。この信号の立上り縁は制御ゲー
トが大地電位に引寄せられ、その立下り縁は制御ゲート
がゲット・サイクルの終りに＋９Ｖにポンプ・バックさ
れたことを示す。第１２図を参照するに、ゲット２５は
Ｇセンス及びゲット２によって高レベルにラッチされる
。Ｇセンスが降下しても、ゲット２５はＳＡ９の立下り
縁によってリセットされる迄＋５ｖに保持される。 ゲット２５はＳＡ９が降下して制御ゲートが＋９Ｖに回
復したことを示す時に降下する。 セーブ３は立上り縁によってセーブ１のアップ・レベル
が受取られたこと、その立下り縁によって制御ゲートが
セーブ・サイクルの終りに＋９■の動作レベルに成功裡
に電力が降下したことを示す。 セーブ３はＲＡＭプレーンと通信するために発生される
。セーブ３はセーブ１が高い時に、ラッチ５２によって
発生される。セーブ３は制御ゲートが再び＋９ｖ動作レ
ベルにあることを示して９センスが高くなる時に低レベ
ルに引寄せられる。ＧＥＳＡ３はセーブ３もしくはゲッ
ト２５が高くなる時にのみ高くなり、ＲＡＭプレーンに
よって使用される。セーブ３及びゲット２５は同時に真
になることはない。 Ｅ９オーバ／アンダ電圧検出回路 第１３図はオーバ電圧／アンダミ圧検出回路のための回
路図を示す。この回路は供給電圧源Ｖｄｄをモニタし、
この電圧が予定のレベルの上もしくは下にある時に信号
正常を出力する。この本発明の好ましい実施例では、こ
のレベルは５Ｖである。この回路はＦＥＴ装置Ｔｌ−Ｔ
’７から形成されたアンダミ圧検出回路、ＦＥＴ装置Ｔ
８−Ｔ１４から形成されたオーバ電圧検出回路及び装置
Ｔ１５−Ｔ２１から形成された積分論理回路より成る。 電源のアンダミ圧条件を検出して、チップ機能を通常の
ように遮断する必要がある。持久型のセーブ動作中にこ
の条件が生ずると、制御ゲートを低レベルにして、セル
に誤りデータを書込むのを防止しなければならない。同
じように、供給電源の電圧が所定のレベルの上にある時
もセンスして、成る回路をディスエイプルし、接合の破
壊及び破局的な故障を防止しなければならない。このこ
とは通常接合破壊電圧の丁度下の電圧に迄押上げられて
いるブートストラップされたノードを含む任意の回路に
とって必要である。オーバ電圧検出回路及びアンダミ圧
検出回路が組合されて、電源が正常な動作範囲内にある
時は高く、Ｖｄｄが高過ぎるか、低過ぎる時に低くなる
正常信号を発生する。 アンダミ圧検出回路のデプレッション・モード装置Ｔ１
及びＴ２によってセットされるスイッチング・レベル並
びにオーバ電圧回路のＴ８及びＴ９によってセットされ
るシスイツチング・レベルを除き、検出回路の動作は同
じである。従って、オーバ電圧の動作は同じである。従
ってアンダミ圧検出回路の動作のみを説明する。オーバ
電圧検出回路は同じように動作することを理解されたい
。 この点に関して、デプレッション・モード装置Ｔ８及び
Ｔ９　（オーバ電圧検出回路）はデプレッション・モー
ド装［Ｔ１及びＴ２（アンダミ圧検出回路）と同じよう
に動作する。同じように、装置Ｔｌ０１Ｔｌｌ及びＴ１
２（オーバ電圧検出回路）は装置Ｔ３、Ｔ４及びＴ５（
アンダミ圧検出回路）と同じ機能を遂行する。最後に、
装置Ｔ１３及びＴ１４（オーバ電圧検出回路）は装置Ｔ
６及びＴ７（オーバ電圧検出回路）と同じ機能を遂行す
る。 第１３図を参照するに、装置Ｔ１及びＴ２は線形領域中
にバイアスされ１分圧器をなしている。Ｖｄｄが増大す
ると、ノードＡが上昇する。ノードＡがＶ４　（Ｔ４の
閾値電圧）及びｖ５の電圧の和以上に上昇する時は、装
［Ｔ４はオン状態にスイッチする。ノードＣは部分的に
装［Ｔ３及びＴ５の幅対長さの比によって決定される電
圧に上昇する。ノードＢがエンハンスメント閾値以下に
降下すると、装［Ｔ７がオフにスイッチして、出力Ｎ低
が上昇し、Ｖｄｄが装ＷＩＴｌ及びＴ２によって形成さ
れる分圧器回路網によって決定されるレベルの上にある
ことを示す。従ってアンダミ圧検出回路の実際のスイッ
チ点は装［Ｔ１及びＴ２によってセットされるレベルと
そのｖ５に対する関係によって決定される。閾値電圧の
変動の影響は装置の寸法の選択によってかなり無視でき
るようにできる。装置Ｔ１、Ｔ２及びＴ５の閾値はトラ
ックする。従って■２が高くなるとｖ５が高くなり、ｖ
２が低くなるとｖ５は低くなる。ｖ２及び■５のこのト
ラッキングは閾値電圧の変動を補償し、一定のスイッチ
点を保持する。これによって非常に正確なオーバ電圧も
しくはオーバ電圧センス・レベルを与える。 ＥＩＯ電力降下回路網 電力降下回路網が制御ゲートを放電する。制御ゲートは
セーブ動作の後に＋２０Ｖから＋９ｖに放電するか、ゲ
ット動作の開始時は＋９ｖから大地電位に放電される。 しかしながら、オーバ電圧もしくはアンダミ圧検出によ
って判明するように、正常の動作が失われると、電力降
下回路が電力降下制御回路によってイネーブルされる。 電力降下回路は制御ゲートの電圧レベルが略＋９Ｖに達
した時に、９センス（第３図）とラベルの付された９ｖ
センス信号を発生して電力降下経路をディスエイプルす
る。９センスの上昇はゲット２５／セーブ３論理回路に
よって使用され、ラッチをリセットして、セーブ３を低
レベルにし、セーブ・サイクルの終りを示す。 第９図（Ａ、Ｂ、Ｃ）を参照すると、多くの装置が適切
なバイアスを与える一連のダイオードとともに放電経路
に使用されている。キャパシタは装置４８及び５５のゲ
ート上が使用され、制御ゲートの放電時のネガティブな
ブートストラップ効果を押えている。正常な動作中に、
制御ゲートは線セーブ１上の信号セーブ１及び線論理２
０上の信号論理２０が上昇する時に２０Ｖにポンプされ
る。９ｖセンス回路は一連のダイオードＴｌ−Ｔ５、Ｔ
７−ＴＩＯ，Ｔ１２−Ｔ２４．Ｔ１６−Ｔ１７、Ｔ１９
及びデプレッション装置ｉ！！Ｔ１１．、Ｔ１５及びＴ
１８をバイアスするのに使用されるＴＩＡ−Ｔ１４Ａよ
り成る。これ等のダイオードは装置Ｔ２５のゲートを予
定のレベルに充電する。 セーブ中は、信号セーブ２は信号論理２０が降下する時
に高レベルにラッチされる。このラッチは装置Ｔ３２−
Ｔ３７より成る。セーブ１が降下する時Ｐｄｏ％ｉｎが
高レベルに進む。Ｐｄｏνｎが高くなると、大地への経
路が完成し、制御ゲートを放電する。 一度制御ゲートが略９ｖになると、装［Ｔ２５のゲート
が放電し、ノード９センスＵがその上昇レベルに進む、
これと同時に装置Ｔ３２−Ｔ３７によって形成されたラ
ッチは９センスをラッチする。 これによってＰセンスがＰｄｏｗｎを低レベルに引下げ
、電力降下回路をディスエイプルし、制御ゲートを９ｖ
レベルに残す。ゲット・サイクルの開始時に、信号ゲッ
ト２はノードＰｄｏｗｎを高くする。 従って電力降下回路は制御ゲートを接地する。ノードＰ
ｄｏυｎは信号ゲット２が低くなった時に低くなり、制
御ゲートを９ｖにボン、プ・バンクする。 上述のオーバ電圧／アンダミ圧検出回路は正常な電圧範
囲で信号Ｎ低及び高を降下させる。もし信号Ｎ低が低く
なると、信号Ｐｄｏｗｎがイネーブルされる。Ｐ低とラ
ベルされた装［Ｔ５８（第９Ｂ図）はアンダミ圧の時は
キャパシタＴ６０及びＴ６２によってチャージをトラッ
プすることにより高レベルに保持される。もしＶｄｄが
６．５ｖ以上になると、信号高はその真状態になる。信
号高は装置Ｔ７６−Ｔ７９から形成されたＮＡＮＤゲー
トへの入力である。信号Ｐｄｏｗｎは信号論理２０及び
信号高が真の時にのみオーバ電圧状態にイネーブルされ
る。この状態は制御ゲートが依然＋２０ｖ以上にある、
セーブ・サイクルの開始時にだけ生ずる。制御ゲートは
Ｖｄｄが＋６．５ｖの上に進むと直ちに電力が降下して
、セーブ動作を打ち切る。電力降下回路網はオーバ電圧
／アンダミ圧検出回路によって制御されて信号Ｎ低が高
くなり、信号高が低状態になった時にだけ正常の動作に
もどる。 Ｅｌｌカウンタ回路 第８Ａ図及び第８Ｂ図は夫々カウンタ２”’（第３図）
の回路図及びタイミング図を示す。カウンタ回路の機能
はリセット・パルスＬＮＬ　（第３図及び第８図）を発
生することにある。このパルスは上述の２０Ｖセンス増
幅器（第３図）の　前に存在するキャパシタをリセット
するのに使用される。このパルスは２つのオツシレータ
・パルスから形成される。カウンタは次の装置から形成
される３つのラッチより成る。 ラッチ１：Ｔ１−Ｔ８、Ｔｌｌ、Ｔ２８ラッチ２：Ｔ１
４−Ｔ２０ ラッチ３：Ｔ２１−Ｔ２７ カウンタの状態はオツシレータに依存する。さらにオツ
シレータは信号セーブ１の上昇によってアクティベート
される。 第８Ａ図及び第８Ｂ図で、ノードＬＮＬ、カウント１及
びＴＯＬが装置Ｔｌｌ、Ｔ２０及びＴ２７によって非持
久動作中は低レベルに保持される。 オツシレータの出力ノード（ＯＳＣ）はノードがインア
クティブの時に高レベルで浮動するようになっている。 信号セーブ１が上昇すると、装置Ｔ１がイネーブルされ
、３つのラッチを初期状態に保持している装置を遮断す
る。オツシレータの出力の立下り縁は信号０８ＣＮを上
昇させる。この結果、装置Ｔ２がオンに転じ、装置！Ｔ
３のソース電極を接地レベルにし、ＬＮＬを高レベルに
する。 線カウント１及びＴＯＬ上の信号は低レベルに留まる。 オツシレータの出力の次の立上り縁で装置Ｔ１４及びＴ
１５を通る電流経路が確立される。 この結果、カウントＮとラベルの付されたノードが接地
され、ノード、カウント１が上昇する。次にオツシレー
タの出力が降下すると装置Ｔ２１及びＴ２２を通る電流
経路を確立する。従ってオツシレータが再び高くなると
、装置１ｉＴ７及びＴ８を通る電流経路が線ＬＮＬを低
レベルにして、キャパシタのリセット動作を終る。 Ｅ１２リセット遅延センス回路 第７図はリセット遅延センス回路（第３図）の回路図を
示す。この回路の目的はセンス増幅器がリセット時間の
大部分を無視できるようにすることにある。９Ｖセンス
増幅器列は一時的な誤り指令を与えて、センス増幅器の
入力が接地されて以来のスイッチ・キャパシタのリセッ
ト中にポンピングを与える。スキップ信号がラッチによ
って発生され、オツシレータが＋９ｖレベルにポンプす
る電力アップ中にリセット遅延センス（ＲＤＳ）信号を
ディアクチベートする。Ｘ９（第７図）とラベルの付さ
れたスイッチ付きキャパシタ・リセット信号はＴｌ−Ｔ
３のダイオード・スイッチＴ１及びＴ３をドレインし、
この間に線９ＸＯ上の信号が降下する。これによって装
［Ｃ７の入力を低くし、これによって装置Ｔ６は装置Ｔ
１２のゲートでもあるそのソースをチャージ・アップす
る。 続いて、装置Ｔ１４のゲートが降下し、装置Ｔ１７のゲ
ートも降下する。この結果ＲＤＳが高くなる。Ｘ９が落
下した後、９ＸＯが完全に再チャージされる前にかなり
の遅延があることに注意されたい、装置Ｔ７−Ｔ９は差
動増幅器を形成し、信号９ＸＯが略＋７．５ｖになった
時に出力が状態を変えるようにバイアスされている。装
置Ｔ１９−Ｔ３０はラッチ回路を形成し、このラッチ回
路は強くバイアスされていて、予定の状態にパワー・ア
ップする。このラッチは制御ゲートが＋９ｖにポンプさ
れたことをセンス増幅器が示した後にだけ状態に変化す
る。このラッチの出力は信号ゲット２５とＯＲされてス
キップ信号を与える。パワーアップ後はスキップ信号は
ゲット２５が高くなったのみに高くなる。これによって
制御ゲートが大地電位にあるか、ゲット・サイクルの終
りに上昇レベルに戻る途中の信号ＲＤＳが降下的に無視
される。 Ｅ１３タイマ回路 第６図はタイマ１”′（第３図）の回路図である。 この回路は９ｖセンス増幅器の前　に存在するキャパシ
タをリセットする制御されたリセット・パルスを与える
。上述のようにＮＶＲＡＭは２つの動作モードを有する
。非持久動作中はＮＶＲＡＭの制御ゲートは＋９ｖに保
持されなければならない。センス回路はキャパシタ分圧
器回路網によってこの電圧をモニタする。正確なセンス
・レベルを保持するために、タイマ回路は定期的なリセ
ット信号をキャパシタ分圧器回路網を与える。もしリセ
ット・パルスがしばしば存在するか、長ずざる時は、あ
る量のチャージが制御ゲートからドレインされる。他方
、パルスの持続時間はキャパシタをリセットするに十分
で、パルスは制御ゲートからのもれ電流が無視できる程
度にしばしば発生されねばならない、タイマ回路は持久
動作中は装［ＩＴ３１−Ｔ３４の１つもしくはそれ以上
によってオフに転ぜられる。結果、ノードＴＸ９は大地
電位に引下げられる。プル・ダウン（引下げ）装置がデ
ィスエーブルされると、ノードＴＸ９が閾値電圧に達す
ると、装置ＴＩＯがオンになり、ノードＡをしっかりと
大地電位に引下げる。ノードＴＸ９が上昇すると、ノー
ドＺＯＵＴが降下し、電流経路が装置Ｔ９を通してディ
スエーブルし、ノードＦ上のチャージを装置Ｔ２０及び
Ｔ２２を通して放電する。ノードＦが閾値電圧に達する
と。 装置１Ｔ２５をオフに転じ、ノードＬＧＲＦＴが上昇し
て、装置Ｔ２３を通る電流経路をイネーブルする。これ
によってノードＦが大地電位に引下げられる。ＬＧＲＦ
Ｔが上昇した後に、信号ＲＥＳＥＴが高くなり、ＴＸ９
を接地し、ノードＡをチャージして、ＴＸ９の上昇時間
を終る。ノートＡはノードＦよりもゆっくり放電し、パ
ルスｕｒＪの遅延を上昇時間よりも長くする。ノードＸ
９はＸ９が高レベルに保持されているゲット２中を除き
ノードＴＸ９に追従する。ノードＸ９は制御ゲート回路
のリセットのためのタイマ出力である。 チャージ時間を最大にするために必要な小さなもれ電流
は装置Ｔ１５及びＴ２０のゲートを閾値電圧のわずか上
にバイアスすることによって発生する。ノードＡ及びノ
ードＦ間の放電時間の差は装置Ｔ１６、Ｔ１７、Ｔ２１
及びＴ２２によってセット・アップされるバイアス電圧
の差によって決定される。ノードＦは装置Ｔ２５の閾値
電圧（Ｖｔｈ）近くにバイアスされ、従って短い遅延を
与え、他方ノードＡは装置Ｔ９のｖｔｈのわずか上にバ
イアスされ、長い遅延時間を与える。相対的に長い遅延
は長い装置を使用し、そのＶｇｓをそのｖｔｈのわずか
上にすることにより小電流を流すことによって得られる
。ＩｄはＶｇｓ−Ｖｔｈに比例するので、放電サイクル
の終り近くでは、Ｔ２０もしくはＴ１５を流れる電流は
極めて小さくなる。各電圧が減少すると、電流は指数関
数的に減少する。 Ｅ１４　　動作 ＮＶＲＡＭは非持久及び持久モードで動作する。 持久動作中、ＲＡＭプレーンは自由に使用される。 ＋９Ｖの電位が制御ゲート上に保持され、制御ゲートの
下に空乏井戸を生ずる。制御ゲーｉ〜電圧は周期的にサ
ンプルされ、基準レベルと比較される。 もしこの結果が所望の９ｖよりも小さいと、オツシレー
タ／チャージ・ポンプ・システム２６（第３図）がアク
チベートされ、制御ゲート上の電圧を増大する。タイマ
回路１”’（第３図）は通常の持久動作中に走行する。 タイマは９ｖキャパシタ回路網を定期的にリセットする
。これによって制御ゲート上の正確なモニタ・リングが
可能になる。 タイマは持久動作中はディアクチベートされる。 センス増幅器の入力の接地によって、一時的な誤り指令
が与えられ、＋９ｖスイツチ・キャパシタのリセット中
にポンプする。リセット遅延センス（ＲＤＳ）２８”　
（第３図）がリセット時間の大部分の間中、センス増幅
器を無視せしめ、これによって小さな　出力を与えるＲ
ＤＳ回路中の差動増幅器がバイアスされていて、センス
・ノードが略＋５Ｖになった時に、出力が状態を変える
ようになっている。従って、ＲＤＳへの入力が＋５ｖ以
下の時は＋９ｖセンス増幅器の出力は無視される。 持久動作中は、ＲＡＭプレーンは通常のＲＡＭ動作には
使用できない。セーブ・サイクルの開始時に、信号セー
ブ１がインターフェイス論理回路２８′（第３図）によ
って受取られ、回路２８′はＩ　ＬＣＧ信号を発生して
チャージ・ポンプオツシレータをオンにする。オツシレ
ータ　（第３図）はチャージ・ポンプを＋２０Ｖに昇圧
する。これと同時に信号セーブ１はカウンタ２″′をイ
ネーブルし、オツシレータの１．５サイクルをカウント
させ、＋２０ｖセンス増幅器の前　のキャパシタ分圧器
回路網をリセットする。次に制御ゲート電圧が２０Ｖに
なると、オツシレータはオフになる。 制御ゲート上の＋２０Ｖは浮動ゲートのＤＥＩＳインジ
ェクタ上に必要な高フィールドを与え、チャージを浮動
ゲートから除去するが、これに加える。このチャージの
転送が非持久メモリ動作を行う。セーブ・サイクルの終
りに、制御ゲートが電力降下回路３２によって放電され
、＋９Ｖに保持され、正常な持久動作が回復される。 制御ゲートは電力降下回路によって、ゲラ１−・サイク
ルの開始時にＯｖに放電される。制御ゲートが完全に放
電された時に低電圧センス回路（第３図）はゲット２５
／セーブ３論理回路２８′ｌに（ｉ号を与える。信号ゲ
ット２５が高くなり、ＲＡＭプレーンによって浮動ゲー
トからデータの検索が可能になる。ゲット２５／セーブ
３論理回路は２つの信号ゲット２５及びセーブ３を発生
する。 これ等の信号のＯＲ値がＲＡＭプレーンに対して非持久
動作のために必要とされる電圧が発生されつつあること
を示す。ゲット２５信号はＲＤＳ回路及びタイマにも送
られ、ゲット・サイクルの終りが知らされる。ゲット２
５は制御ゲートが＋９Ｖに戻る迄は高レベルにある。ゲ
ット２が降下すると、ＩＬＣＧが上昇し、チャージ・ポ
ンプ・オツシレータをオンにして、＋９Ｖセンス増幅器
が制御ゲート上に適切なレベルを検出する迄ポンピング
を行わせる。一度＋９Ｖに達すると、信号ＳＡ９がＩ　
ＬＣＧ回路中のラッチをリセットし、ＩＬＣＧが低レベ
ルになり、ポンプをオフにする。 このようにして制御ゲートは持久動作のための＋９ｖレ
ベルに保持される。 オーバ／アンダミ圧検出回路２８””（第３図）は電源
Ｖｄｄが正常な動作範囲にある時に高くなる正常信号を
発生する。Ｖｄｄが高過ぎるか低過ぎると正常信号は低
くなる。この信号は通常インターフェイス論理回路に送
られ、通常のチャージ・ポンプ動作を行わせる。正常信
号が低くなるとチャージ・ポンプはディスエイプルされ
る。持久セーブ動作の開始時にオーバ電圧が生じると、
セーブが打ち切られ、制御ゲートは電力降下回路によっ
て低くされる。アンダミ圧条件が生じた時は、制御ゲー
トはパワー・ダウンされ、誤データの書込みが防止され
る。 Ｆ発明の詳細 な説明したように、本発明に従い、従来よりも効率的な
高電圧発生装置が与えられる。 ４、図面の簡単な説明 第１図は本発明に従う改良多重レベル高電圧電力発生シ
ステムのブロック図である。第２図はオン・チップ電圧
発生システムを有する持久メモリ・チップのブロック図
である。第３図は多重レベル高電圧電力発生システムの
詳細なブロック図である。第４図は第４Ａ図及び第４Ｂ
図の接続方法を示す図である。第４Ａ図及び第４Ｂ図は
２０Ｖ増幅器列の回路図である。第５図は第５Ａ及び第
５Ｂ図の接続方法を示す図である。第５Ａ及び第５Ｂ図
は９ｖセンス増幅器列の回路図である。第６図はタイマ
の回路図である。第７図はリセット遅延センス回路の回
路図である。第８Ａ図及び第８Ｂ図は夫々カウンタの回
路図及びタイミング図である。第９図は第９Ａ図、第９
Ｂ図及び第９Ｃ図の接続方法を示す図である。第９Ａ図
、第９Ｂ図及び第９Ｃ図は電力降下回路のための回路図
である。第１０図は低電圧センス回路の論理図である。 第１１図はゲット２５／セーブ３論理回路の論理図であ
る。第１２図はゲット２５／セーブ３論理回路の論理図
である。第１３図はオーバ電圧／アンダミ圧検出回路の
回路図である。 １０・・・・・・持久セル、１２・・・・・・電力シス
テム、１６・・・・・・制御論理装置、１８・・・・・
・制御ゲート電力システム、２０・・・・・・メモリ・
プレート電力システム、２６・・・・・・チャージ・ポ
ンプ・システム、２８・・・・・・チャージ・ポンプ制
御装置、３２・・・・・・電力降下回路。 第１図 １　　　　　　　　　　　　　　慎９Ｂ図　　　　　　
１ｉ 第１２図 手続補正書彷式） 昭和６３年６月６日 特許庁長官　小　川　邦　夫　殿 １゜事件の表示 昭和６２年　特許類　第１５９８７４号２、発明の名称 オン・チップ多重レベル電圧発生装置 ３、補正をする者 事件との関係　　特許出願人 ４、代理人 ６、補正の対象 明細書の発明の詳細な説明の欄 ７、補正の内容 明細書第３頁第６行目の［４、図面の簡単な説明」を削
除する。

Claims (1)

1. 【特許請求の範囲】 （ａ）低電圧電源に接続された少なくとも１つの駆動入
   力及び多重電圧を供給する出力を有するチャージ・ポン
   プ回路と、 （ｂ）上記チャージ・ポンプ回路の出力に接続され、チ
   ャージ・ポンプ回路を制御して選択された電圧レベルを
   出力する選択可能な複数のフィードバック経路と、 （ｃ）上記チャージ・ポンプの駆動入力及び上記フィー
   ドバック経路の各々に接続され、イネーブル信号に応答
   して、選択された電圧レベルに対応するフィードバック
   経路をアクチベートする制御装置を具備する、 オン・チップ多重レベル電圧発生装置。