JP3688710B2 - 超低電力調整負電荷ポンプを設ける方法および装置 - Google Patents

Description

発明の背景
発明の分野
本発明はコンピュータ・システムに関し、詳細にいえば、電力の消費がきわめて少なくて電荷ポンプから正確に調整された電圧を供給する方法および装置に関する。
従来の技術の変遷
ポータブル・コンピュータに必要な電力を削減することが、最近の趨勢となっている。電力消費量を下げるために、パーソナル・コンピュータに使用されている集積回路が低い電圧レベルで動作するように再設計されている。ポータブル・コンピュータに使用されている回路や構成要素が５ボルトや３．３ボルトなどの電圧レベルで動作するように設計されている。このことはこのような構成要素が必要とする電力を削減するのを相当程度援助する。
しかしながら、ポータブル・コンピュータの機構の中には、これらの電源電圧よりも高い電圧を必要とするものがある。たとえば、電気的消去可能プログラマブル読取り専用フラッシュ・メモリ（フラッシュＥＥＰＲＯＭメモリ）が新しい形態の長期ランダム・アクセス記憶装置として使用され始めている。ハード・ディスク装置に代わって使用できるフラッシュＥＥＰＲＯＭメモリ・アレイの例が、１９９２年１０月３１日付で出願され、本発明の譲受人に譲渡されたＳ．Ｗｅｌｌｓの「Ａ Ｍｅｔｈｏｄ ａｎｄ Ｃｉｒｃｕｉｔｒｙ Ｆｏｒ Ａ Ｓｏｌｉｄ Ｓｔａｔｅ Ｍｅｍｏｒｙ Ｄｉｓｋ」という名称の米国特許出願第０７／９６９１３１号に記載されている。このようなアレイはハード・ディスク装置の小型軽量で機能的な等価物であり、より高速で動作し、物理的損傷にさほど敏感ではない。
このようなメモリ・アレイはスペースが貴重であり、重量が重要なポータブル・コンピュータでは特に有用である。これらのフラッシュＥＥＰＲＯＭメモリ・アレイは、しかしながら、低電力のポータブル・コンピュータのバッテリが直接供給することのできるものよりも、プログラミングおよび消去にはるかに高い電圧およびかなり多くの電力を必要とする。
低電圧の電圧源から高い電圧を供給するために、電荷ポンプがポータブル・コンピュータで使用されることがある。しかしながら、電荷ポンプを使用する際の問題の１つは出力端子に与えられる電圧レベルが、希望する値からかなり変動する傾向があることである。電荷ポンプの出力は電源電圧を供給するために蓄積された一連の電荷パルスで供給される。出力段が適切にバイアスのかけられた電荷を出力に転送するだけのダイオードの態様で機能するため、電荷ポンプはこの形態の出力を発生する。これは必要な電流が負荷のキャパシタンスに対して高い場合に、ポンプの出力に電圧リップルを生じる。さらに、出力電圧はさまざまな電源電圧、温度、製造プロセス、および負荷電流に対して変動する。一方、フラッシュＥＥＰＲＯＭメモリ・アレイをプログラミングし、消去するにはきわめて正確な電圧が必要である。この問題のため、電荷ポンプが供給する出力電圧を調整し、電源電圧、温度、および製造プロセスの範囲にわたって比較的一定な電圧を得るよう試みることが望ましい。
フラッシュＥＥＰＲＯＭアレイが必要とする電力を削減する他の方法は、マイナス・ゲート消去技法を使用することによるものである。これらの技法はフラッシュＥＥＰＲＯＭメモリ・アレイの消去の際に必要とされる電流量を少なくし、これによって使用される電力を削減する。結果として、マイナス・ゲート消去操作に使用される電圧を発生させるために利用される電荷ポンプによって与えられる出力電圧を下げることが特に望ましい。
フラッシュＥＥＰＲＯＭメモリ・アレイとともに使用するのに必要な電圧の１つは、このようなメモリ・アレイのワード・デコーダの一部であるＰチャネル分離トランジスタのゲート端子で使用される負電圧である。このようなトランジスタは動作が開始したら、きわめてわずかな遅延で動作させなければならない。このため、使用される負電圧は直ちに利用できなければならない。電荷ポンプから直ちに利用可能な電圧を与えることは通常、電荷ポンプが常にオンになっていることを必要とする。このことはそれ自体通常、かなりの電力の消費を必要とする。したがって、動作状態を維持するが、きわめてわずかな電力しか消費しない超低電力の負電荷ポンプ回路を提供することが望ましい。
発明の概要
したがって、本発明の目的は、電荷ポンプから調整された出力電圧を供給っするが、最小限の電力しか消費しないきわめて単純な方法および装置を提供することである。
本発明の他の具体的な目的は、消費電力が最小限の負電荷ポンプから調整された出力電圧を供給するが、この電圧をメモリ・アレイのワードライン分離トランジスタを動作させるのに使用することもできる方法および装置を提供することである。
本発明のこれらおよびその他の目的は、フラッシュＥＥＰＲＯＭメモリ・アレイのゲート分離トランジスタを駆動するために使用できる負の出力電圧を発生するようになされた電荷ポンプと、電荷ポンプに負出力電圧を発生させるクロック・パルス源と、回路が関連づけられているコンピュータの作動時間のうちわずかな期間中にクロック回路を使用可能とする回路と、クロック・パルス源を調整し、これによって電荷ポンプからの出力電圧をクロック・パルスの発生期間中に比較的一定なレベルに維持する電流ミラー回路とを含んでいる回路で実現される。
本発明のこれらおよびその他の目的および特徴は、同様な要素にはいくつかの図面にわたって類似した表記が行われている図面とともに、以下の詳細な説明を参照することによってよりよく理解されよう。
【図面の簡単な説明】
第１図は、要素が本発明を形成するために組み合わされるコンピュータ・システムのブロック図である。
第２図は、フラッシュＥＥＰＲＯＭメモリ・アレイ用のワードライン分離トランジスタを制御する、本発明による負電荷ポンプの使い方を説明するブロック図である。
第３図は、本発明における動作を説明する負電荷ポンプ回路のブロック図である。
第４図は、本発明を形成する回路のブロック図である。
第５図は、第３図の回路に使用されるさまざまな信号の値を説明するタイミング図である。
表記および用語
以下の詳細な説明の中には、コンピュータ・メモリ内のデータ・ビットにおける動作の記号的表示によって行われている部分がある。これらの説明および表示は、データ処理分野の技術者が自分たちの作業の主題を他の技術者にもっとも効果的に伝えるために使用されている手段である。動作は物理量の物理的操作を必要とするものである。通常、必ずしも必要というものではないが、これらの量は格納、転送、合成、比較、あるいは処理することのできる電気または磁気信号の形態をとる。これらの記号をビット、値、要素、記号、文字、期間、数値などと呼ぶことが、主として、一般的な使用上の理由から、しばしば便利なことが判明している。しかしながら、これらおよび類似の専門用語がすべて該当する物理量に関連づけられるものであり、これらの量に適用される便宜的なラベルにすぎないことを念頭においておくべきである。
さらに、実行される処理が加算や比較といった用語で呼ばれることがしばしばあるが、これらは一般に人間の操作員が行う知的活動と関連づけられるものである。人間の操作員のこのような能力は、本発明の一部を形成する本明細書で説明する操作のほとんどの場合に必要または望ましくないものである。操作は機械操作である。本発明の操作を行うのに有用な機械としては、汎用ディジタル・コンピュータまたはその他の類似の装置が挙げられる。すべての場合に、コンピュータを操作する際の方法の操作とコンピューテーション自体の方法との違いに留意すべきである。本発明は電気その他（たとえば、機械、化学）物理信号の処理の際にコンピュータを作動させて、他の希望する物理信号を発生する方法および装置に関する。
詳細な説明
ここで、第１図を参照すると、コンピュータ・システム１０が示されている。システム１０は、コンピュータ・システム１０に与えられる各種の命令を実行して、その動作を制御する中央処理装置１１を含んでいる。中央処理装置１１は情報をシステム１０の各種の構成要素に搬送するようになされたバス１２に接合されている。バス１２には、メイン・メモリ１３が接合されており、これは通常電力がシステム１０に与えられている期間中に情報を格納するための、従来技術の技術者に周知の態様で構成されたダイナミック・ランダム・アクセス・メモリである。バス１２には読取り専用メモリ１４も接合されており、これはシステム１０に対する電力が存在していない際に特定のメモリ状態を保持するように各々がなされている当分野の技術者に周知の各種のメモリ・デバイスを含んでいる。読み取り専用メモリ１４は通常、基本的な入出力プロセス、およびＢＩＯＳプロセスと通常呼ばれる起動プロセスなどの、プロセッサ１１が使用する各種の基本機能を格納している。
バス１２には、長期メモリ１６などの各種の周辺構成要素、および表示用のモニタ１８などの出力装置へ転送されるデータが書き込まれるフレーム・バッファ１７などの回路が接続されている。長期メモリに通常使用される典型的な電気機械ハード・ディスク装置ではなく、フラッシュＥＥＰＲＯＭメモリ・アレイを長期メモリ１６として使用することができる。このようなフラッシュＥＥＰＲＯＭメモリ・アレイは先端的なポータブル・コンピュータの集積回路に通常利用できるものよりも高い電圧を利用する技法によってプログラムされ、消去される。このようなフラッシュＥＥＰＲＯＭメモリ・アレイはメモリ・アレイをプログラムし、消去するための回路を含んでいてもよい。したがって、本発明によれば、このような長期メモリ・アレイは、このようなアレイが通常見かけられるポータブル・コンピュータで利用可能なバッテリからの低い電圧から高い電圧を発生する回路を備えていてもよい。
フラッシュＥＥＰＲＯＭメモリ・アレイはメモリ・セルで構成されており、これらのセルは浮動ゲート電解効果トランジスタ・デバイスを含んでいる。このようなメモリ・トランジスタをプログラムして、浮動ゲートに格納されている電荷を変更することができ、セルに問い合わせることによって、条件（プログラムされるか、消去されるか）を検出することができる。フラッシュＥＥＰＲＯＭメモリ・セルのアレイを消去する従来の方法は、すべてのセルをまとめて（あるいは、少なくともその大きなブロックを）消去するものである。通常、これにはメモリ・セルのソース端子に１２ボルトを印加し、ゲート端子を接地し、ドレン端子を浮動させることが必要である。フラッシュＥＥＰＲＯＭメモリ・アレイを消去するこの従来の形態を正ソース消去と呼ぶ。この正ソース消去はＮタイプ・フラッシュＥＥＰＲＯＭメモリ・セルのソースと基板の間のダイオード作用のため、過度の電流を必要とすると考えられてきた。このため、設計者はダイオード効果による電流の損失を未然に防ぐため、負ゲート消去法を提供しようと試みてきた。このようにして、電荷ポンプはフラッシュＥＥＰＲＯＭを効果的に消去し、プログラムするための電力を発生するのに十分な電流を供給することができる。
新しい負消去技法によれば、大きな負電圧（通常、マイナス９ないし１０ボルト）がメモリ・デバイスのゲート端子に与えられる。Ｖｃｃ（通常、５ボルト）がソース端子に与えられる。ソース端子における５ボルトはデバイスのソース基板接合ダイオードを破壊するのに十分ではなく、比較的微弱な量のソース電流が流れるだけである。その結果、同様な電圧差動がデバイスのゲート端子とソース端子の間に印加されても、負消去技法が必要とする電流は電荷ポンプよりはるかに少なくなる。
負消去技法をフラッシュＥＥＰＲＯＭメモリ・アレイとともに利用するためには、Ｐチャネル分離トランジスタのゲート端子に正確な負電圧を印加して、デコーディング回路をメモリ・アレイから分離することが必要となる。第２図はワードライン・アクセスに関する関連した回路を備えたフラッシュＥＥＰＲＯＭメモリ・アレイのブロック図である。第２図はフラッシュＥＥＰＲＯＭメモリ・デバイス２８のアレイ２６を示している。アレイ２６とともに使用される単一の行デコード回路が示されている。回路はインバータ２５を含んでおり、これはアレイ２６の特定の行をデコード回路に接合している。インバータ２５はアレイ２６のメモリセルのプログラミングを行うために利用される高電圧（１２ボルトなどの）を印加し、読取り操作中にメモリ・トランジスタのゲート電圧５ボルトを印加するために使用される。インバータ２５は分離トランジスタ２７によってワードラインに接合されている。トランジスタ２７はＰタイプＦＥＴデバイスであり、これはそのゲート端子における負電圧に反応して、高電圧をワードラインに接続している。分離トランジスタ２７は負消去電位を分離するために使用され、Ｎタイプ・トランジスタのＮ＋接合がワード・デコーダで順方向バイアスされないようにする。負荷電荷ポンプ回路２１はＰタイプＦＥＴデバイス２２によってワードラインにも接合されている。負電荷ポンプ回路２１はアレイ２６のフラッシュＥＥＰＲＯＭメモリ・セルのワードラインおよびゲート端子に負電圧を与え、これらのセルを消去するために使用される。上述したように、負電圧がゲート端子に印加されるとともに、少量の正電圧がメモリ・セルのソース端子に印加されて、フラッシュ・セルによって記憶されている状態の消去を行う。
メモリ・デバイス２８の消去には、＋５ボルトがデバイス２８のソース端子に印加され、−９ボルトがゲート端子に印加され、ドレン端子を浮動させることが必要である。ソース端子の５ボルトはデバイスのソース基板接合を破壊するのには十分ではなく、比較的微量なソース電流が流れるだけである。したがって、負ゲート消去技法が電荷ポンプから必要とする電流は、正消去技法よりもはるかに少なくなる。プログラミング電圧を選択したり、負消去電圧を分離するためのトランジスタ・デバイス２７の作動は、本発明による超低電力調整負電荷ポンプが供給する負電圧によって制御される。このポンプを調整して、プログラミングおよび読取り中に分離トランジスタ２７をオンとするのに適切な電力が利用できるようにすることが必要である。使用されるこの電圧は分離トランジスタに応力がかからないようにするため、高すぎるものであってはならない。
ポータブル・コンピュータにおいて、分離トランジスタのゲート端子に印加される電圧などの、フラッシュＥＥＰＲＯＭメモリ・アレイの各種の部分を作動させるのに必要な負電圧は、電荷ポンプが供給してもよい。第３図にはこのような負電圧を供給するために使用できる負電荷ポンプ３１を示す。第３図は第１のブートストラップ・ポンプの構成を示しており、この構成は負電圧消去技法にしたがってフラッシュＥＥＰＲＯＭメモリ・アレイを消去するのに必要とされる高負電圧を含め、多数のさまざまなレベルの負電圧を供給するのに利用できる。当分野の技術者にとって明らかなように、Ｐチャネル・トランジスタがＮチャネル・トランジスタに置き換えられ、正電圧入力を有している同様な電荷ポンプを利用して、正ソース消去操作、および正出力電圧を必要とするプログラミングなどの他の操作を達成する構成電圧を与えることもできる。第３図に示すように、ポンプ３１は接地と出力端子Ｖｏｕｔの間に直列に接続された多数段のＰタイプ電解効果トランジスタ（ＦＥＴ）３２、３３、および３４を含んでいる。入力クロック信号がコンデンサ３６および３７に介して、図示の信号源から回路３１に供給される。第２のセットのクロック信号がコンデンサ４０および４１によって図示の信号源から供給される。回路３１の各段はその段のデバイス３２または３３のゲート端子をプリチャージするために使用されるＰチャネルＦＥＴデバイス４３または４４を含んでいる。第１段はトランジスタ・デバイス３２および４３、ならびにコンデンサ３６および４０で構成されている。
位相１、位相２、位相３および位相４という４つの個別のクロック信号が第３図に示されている。これらのクロック信号は各々はＶｃｃという高電圧と接地という低電圧を供給する。回路３１の作動を理解するために、デバイス３３を含んでいる単一の段の作動を検討する。第３図のタイミング図にしたがうと、位相２および位相４のクロックは当初低である。位相２のクロックが低であるから、制御デバイス４４は当初オンになっている。位相１のクロックが低になった場合、コンデンサ３６を介して印加される負電圧のパルスが、デバイス４４を介してデバイス３３のソース端子の負電圧レベルに、デバイス３３のゲート端子のコンデンサ４１を充電する。位相２のクロックが次いで、高となった場合、デバイス４４はオフとなり、デバイス３３のゲートを分離し、コンデンサ４１を負レベルに充填されたままとする。
位相３のクロックが次いで、低となった場合、デバイス３３のゲート端子における電圧はコンデンサ４１が負の値にプリチャージされているため、ソース端子における電圧よりも明らかに低くなる。これはデバイス３３をこれがしきい値電圧（Ｖｔ）の低下を受けない領域でオンとする。Ｖｔを排除するということは、高い電流がコンデンサ３６から次の段へより迅速に転送されることを意味する。コンデンサ３６における負電圧位相１のパルスはコンデンサ３７の充電を開始する（マイナスＶｃｃへ）。
位相３のクロックが次いで、高となった場合、デバイス３３はオフとなり始める。位相２のクロックが低となった場合、コンデンサ３７は適宜Ｖｃｃのマイナス２倍となり、デバイス４４はオンとなって、デバイス３３を放電させ、これをドレン電圧とし、デバイス３３が迅速にオフとなるようにする。位相１のクロックが次いで、高となった場合、デバイス３３はオフのままであり、デバイス４４はオンのままで、デバイス３３のドレン端子およびゲート端子における電荷が等しくなる。
回路を全体としてみると、デバイス３２は位相４のクロックの負エッジに応じてオンとなり、コンデンサ４０はそのゲート端子において、オフとなっているデバイス４３を介して接地される。それ故、デバイス３２のゲート端子はソース端子よりもはるかに低くされ、デバイス３２はＶｔの低下を起こすことなくオンとなり、コンデンサ３６を充電し、コンデンサ４１を迅速に接地レベルとする。次いで、デバイス３２は位相４のクロックが高になると、オフとなる。位相１のパルスの低下はコンデンサ３６をマイナスＶｃｃとし、デバイス４３を介してコンデンサ４０を放電させることによってデバイス３２をオフとすることを完了する。低い値の位相１のクロックは、位相２のクロックの立ち上がりがデバイス４４をオフとし、デバイス３３のゲートを充電したままとするまで、コンデンサ４１の充電を継続する。上述したように、位相３のクロックが低となったときに、デバイス３３がＶｔ低下なしで完全にオンとなり、負電圧に充電されたデバイス３３のゲート端子がソース端子よりも低くなる。これによって、Ｖｃｃの約マイナス２倍へのマイナス値へのコンデンサ３７の迅速な充電が可能となる。段が何段あるかにかかわりなく、コンデンサ３７の電荷がデバイス３４をオンとするのに十分なものとなって、回路３１の出力にポンプアップされた電圧を供給するまで、同じシーケンスが継続する。ブートストラップ・トランジスタが設けられていないため、デバイス３４がＶｔの降下を示さない範囲で、このデバイスが作動することに留意すべきである。
この基本動作は上述した態様で継続する。第３図に示した２段ポンプ回路３１はデバイス４４のＶｔ低下未満の出力端子に、ポンプアップされた電圧Ｖｃｃの約Ｎ倍（Ｎは段の数）の負電圧を供給する。より重要なのは、最終段を除き、回路３１に通常の電荷ポンプ回路のしきい値電圧降下がないため、回路３１がきわめて効率のよい作動をもたらすことである。これにより、出力により多くの電流をもたらし、これをより迅速に行うことが可能となる。この高い効率によって、電荷ポンプを少ない段数で実現することが可能となり、したがって、集積回路で必要とされるダイ面積が少なくなる。
ここで第４図を参照すると、本発明にしたがって設計された回路５０のブロック図が示されている。回路５０は負電荷ポンプ５１を含んでおり、これは第３図に示したもののような電荷ポンプでよい。電荷ポンプ５１は上述の態様でクロック入力信号を受け取り、出力電圧値を供給する。出力電圧は好ましい実施の形態において、負電圧であり、負消去技法を利用するように設計されたフラッシュＥＥＰＲＯＭメモリ・アレイのＰチャネル分離トランジスタのゲート端子に印加される。回路５０は具体的にいえば、メモリ・セルに記憶されている値を読み取るためにフラッシュＥＥＰＲＯＭメモリ・アレイのワードラインへの印加に使用される負電圧を供給するように設計されている。
電荷ポンプ５１が利用する電力を削減し、かつ発生する電圧出力を調整するために、独特なバイアス回路が使用される。この回路はＰタイプ電解効果トランジスタ（ＦＥＴ）デバイス５４を含んでおり、このデバイスのソース端子はソース電圧Ｖｃｃに接続されている。Ｐタイプ・デバイス５４のドレンは多数の本質的に同一のＰタイプＦＥＴデバイス５６、５７、および５８のソース端子に接合されている。ＰタイプＦＥＴデバイス５６、５７、５８および同様なＰタイプＦＥＴデバイス７０の各々のゲート端子は、一緒に接合されている。デバイス５６、５７、５８、および７０のゲートが接続されており、各デバイスのソース端子がソース電圧Ｖｃｃに接続されているため、デバイス５６を通る電流は他のデバイス５７、５８、および７０の各々によってミラーされる。デバイス５６を通る電流路はＮタイプＦＥＴデバイス５９のドレン端子およびソース端子を通って接地されている。デバイス５７を通る電流路はＮタイプＦＥＴデバイス６０のドレン端子およびソース端子、ならびに抵抗６１によって接地されている。デバイス５８を通る電流路は、まとまって分圧回路として機能する複数の同様なダイオード接続されたＰタイプＦＥＴデバイス６３−６７を含む直列路によって、ポンプ５１の出力端子につながっている。
トランジスタ５６および５７は第１の電流ミラーを形成する。トランジスタ５９および６０もゲインが１を超える電流ミラーを形成する。デバイス５６および５７が整合しているので、これらは電源と無関係な構成において等しい電流を搬送する。この構成によって与えられる電流はデバイス５７から、トランジスタ５８を含んでいる電流ミラー構成に、またトランジスタ７０を含んでいる電流ミラー構成にミラーされる。
ＮタイプＦＥＴデバイス６９およびＰタイプＦＥＴデバイス７０のソース端子およびドレン端子は、ソース電圧Ｖｃｃと接地の間に直列に接続されている。これらのデバイスは、ポンプ５１を作動させるクロック・パルスを供給する回路５３を使用可能としたり、使用不能としたりするのを制御する比較構成を形成する。Ｎタイプ・デバイス６９のゲート端子は分圧ネットワークのデバイス６３と６４の間に接続されている。Ｐタイプ・デバイス７０がデバイス５６および５７を通る電流をミラーするように接続されているので、回路５３に入力を与える比較構成に対する電流源として作用する。
デバイス５６、５７、５８、５９、６０および７０はごくわずかな電流しか与えないようにバイアスされており、またソース電圧Ｖｃｃが導通しているデバイス５４によって印加されているときに、常態的に導通している。デバイス５４はそのゲート端子に印加される低い値の電圧によって使用可能とされる。この低い値の電圧はパルス・イネーブル信号５５のソースから、第１の低速クロック信号の全期間に関して短くなるように選択された期間の間印加される。パルス・イネーブル信号の期間中に、電流がデバイス５６および５９を通って接地へ流れる。この電流はデバイス５７により、またデバイス５８によってミラーされる。デバイス５８を通るわずかなバイアス電流が分圧ネットワークのデバイス６３−６７を通る電流を維持するのに十分であるから、しきい値電圧は分圧器の各デバイスの両端で降下する。ポンプ５１の出力電圧が希望する負のレベルになったときに、デバイス６９のゲート端子に与えられる電圧は、しきい値電圧よりも低くなる。
デバイス５６を通る電流が最終的にはデバイス７０によってミラーされるのであるから、このデバイスはデバイス５４が使用可能とされたときに使用可能となる。電荷ポンプ５１の出力における電圧が希望する負出力レベルよりも高い（より正である）場合、Ｎタイプ・デバイス６９はオンとなり、この電流を接地に転送して、第１の低レベルの入力信号をポンプのクロック回路５３に与える。ポンプのクロック回路５３におけるこの値の低い入力信号により、電荷ポンプ５１を作動させるのに必要なクロック信号がメモリ・アレイの分離トランジスタに対して負出力電圧を与えることを可能とする。そうでない場合、電荷ポンプ５１は使用不能とされる。
電荷ポンプ５１が発生した出力電圧が比較的一定の値のものであるようにするために、デバイス５７を通るバイアス電流はデバイス５８および７０へミラーされる。デバイス７０が比較器の電流源として作用するため、デバイス７０はデバイス５７と同じ電流を転送しようと試みる。同時に、デバイス６９のゲート端子における電圧は、出力端子に与えられる値によて変動する。出力端子の電圧が希望するものよりも高い（十分に負でない）場合、デバイス６９はオンとなり、比較的低い電圧がポンプのクロック発生器５３に印加されて、電荷ポンプ５１を使用可能とする。出力端子の電圧が希望する出力値よりも負のものである場合、デバイス６９はオフに切り替わり、高い電圧値（Ｖｃｃ）がソースＶｃｃからポンプのクロック発生器５３に印加されて、クロックを使用不能とする。この常態が生じた場合、電荷ポンプ５１の出力における電圧レベルは、出力負荷回路によりある期間にわたって比較的一定に保持される。容量性出力負荷の電荷が低速クロックの残りの長さに近い期間にわたって放散するにつれて、出力における電圧レベルは徐々に上昇する。それ故、バイアス構成はポンプ・イネーブル・パルスがデバイス５４に供給されている状態の間に、デバイス６９を選択的に使用可能とすることによって、ポンプ５１の出力電圧を調整するように作動する。
パルス・イネーブル信号が終了し、デバイス５４が使用不能となると、バイアス電流がオフとなり、デバイス７０が使用不能となる。ただし、高い値のポンプ・イネーブル信号が次いで反転され、ＰタイプＦＥＴデバイス７５に供給される。デバイス７５は使用不能とされ、ソース電圧Ｖｃｃをポンプのクロック回路５３に印加し、ポンプ５１を使用不能とする。これはポンプ５１を完全に遮断して、オフとする。ポンプ５１が作動するのが短時間のパルス・イネーブル信号の間だけであるから、ポンプ５１が利用する実際の電力は、ポンプを常に作動させる場合に供給されるものに比較してきわめて小さくなる。このようにして、きわめて低い電力の調整ポンプ回路が提供される。
電荷ポンプ５１が作動するのがきわめて短時間であるため、回路５０が電荷ポンプ５１に必要な電力を削減するだけではなく、ほとんどの調整回路とは異なり、電力を常に供給していなければならない電圧基準の発生を必要としないため、必要な電力も削減することに留意すべきである。このため、回路が使用する電力は、従来技術の回路と比較してきわめて少なくなる。
本発明を好ましい実施の形態に関して説明してきたが、各種の改変形および変形を当分野の技術者が本発明の精神および範囲から逸脱することなく行えることが理解されよう。本発明はしたがって、以下の請求の範囲によって評価されるべきものである。

Claims (5)

1. 使用する電力が極めて少なく、電荷ポンプ回路から調整された出力電圧を供給する回路であって、該回路は、
   電荷ポンプ回路と、
   出力電力を発生させるべく電荷ポンプ回路を作動させるクロック・パルスを与えるクロック回路と、
   電荷ポンプ回路の出力電力を監視し、出力電圧が不十分と検出されたときには、クロック回路を使用可能とすることによって出力電圧を調整するバイアス回路と、
   各イネーブル・パルスの継続時間の間、バイアス回路を使用可能とし、各イネーブル・パルスの継続時間の終了後にはバイアス回路と電荷ポンプ回路を使用不能する、イネーブル・パルスを供給する回路で、かつ、各イネーブル・パルスの継続時間は、第１の低速クロック信号の全期間の一部の期間である回路とからなる回路。
2. 中央処理装置と、
   メイン・メモリと、
   中央処理装置およびメイン・メモリとに関連づけられたシステム・バスと、
   行および列に構成された複数のメモリ・セルを含んでいるフラッシュEEPROMメモリ・アレイと、
   分離トランジスタを含んでいる読み書き用のフラッシュEEPROMメモリ・アレイの行のメモリ・セルにアクセスするためのワードライン回路と、
   分離トランジスタの作動を制御するのにごくわずかな電力しか利用しないで、電荷ポンプから調整された負出力電圧を供給する回路とを備えているコンピュータ・システムであって、最後に挙げた負出力電圧を供給する回路が、
   電荷ポンプ回路と、
   電荷ポンプ回路を作動させて、出力電圧を発生させるべくクロック・パルスを与えるクロック回路と、
   電荷ポンプ回路の出力電圧を監視し、出力電圧が不十分と検出されたときには、クロック回路を使用可能とすることによって出力電圧を調整するバイアス回路と、
   各イネーブル・パルスの継続時間の間、バイアス回路を使用可能とし、各イネーブル・パルスの継続時間の終了後にはバイアス回路と電荷ポンプ回路を使用不能する、イネーブル・パルスを供給する回路で、かつ、各イネーブル・パルスの継続時間は、第１の低速クロック信号の全期間の一部の期間である回路とからなることを特徴とするコンピュータ・システム。
3. 使用する電力が極めて少なく、電荷ポンプ手段から調整された出力電圧を供給する回路であって、該回路は、
   電荷ポンプ手段と、
   出力電圧を発生させるべく電荷ポンプ手段を作動させるクロック・パルスを与える手段と、
   電荷ポンプ手段の出力電圧を監視し、出力電圧が不十分と検出されたときには、クロック・パルスを与える手段を使用可能とすることによって出力電圧を調整する手段と、
   各イネーブル・パルスの継続時間の間、出力電圧を調整する手段を使用可能とし、各イネーブル・パルスの継続時間の終了後には出力電圧を調整する手段と電荷ポンプ手段を使用不能する、イネーブル・パルスを供給する手段で、かつ、各イネーブル・パルスの継続時間は、第１の低速クロック信号の全期間の一部の期間である手段とからなる回路。
4. 処理装置手段と、
   メイン・メモリ手段と、
   処理装置手段およびメイン・メモリ手段とに関連づけられたバス手段と、
   行および列に構成された複数のメモリ・セルを含んでいるフラッシュEEPROMメモリ・アレイ手段と、
   トランジスタ分離手段を含んでいる読み書き用のフラッシュEEPROMメモリ・アレイの行のメモリ・セルにアクセスするための手段と、
   トランジスタ分離手段の作動を制御するためにごくわずかな電力しか利用しないで、電荷ポンプ手段から調整された負出力電圧を供給する手段とを備えているコンピュータ・システムであって、最後に挙げた負出力電圧を供給する手段が、
   電荷ポンプ手段と、
   電荷ポンプ手段を作動させて、出力電圧を発生させるべくクロック・パルスを与える手段と、
   電荷ポンプ手段の出力電圧を監視し、出力電圧が不十分と検出されたときには、クロック・パルスを与える手段を使用可能とすることによって出力電圧を調整する手段と、
   各イネーブル・パルスの継続時間の間、出力電圧を調整する手段を使用可能とし、各イネーブル・パルスの継続時間の終了後には出力電圧を調整する手段と電荷ポンプ手段を使用不能する、イネーブル・パルスを供給する手段で、かつ、各イネーブル・パルスの継続時間は、第１の低速クロック信号の全期間の一部の期間である手段とからなることを特徴とするコンピュータ・システム。
5. 少量の電力を使用しながら調整された電圧を供給する方法であって、
   パルスの継続時間が、第１の低速クロック信号の全期間の一部の期間であるイネーブル・パルスを発生するステップと、
   各イネーブル・パルスの期間に出力電圧を測定するステップと、
   各イネーブル・パルスの期間にその電圧をある十分な出力電圧と比較するステップと、
   各イネーブル・パルスの期間に十分な電圧よりも低い電圧に応じてポンプ回路を作動させるべくクロック・パルスを発生するステップと、
   各イネーブル・パルスの期間に十分な電圧に等しいかまたはそれよりも高い電圧に応じて上記クロック・パルスを使用不能にするステップと、
   上記クロック・パルスの発生に応じてポンプ回路を使用不能とするステップと、
   各イネーブル・パルスの継続時間の終了後にはポンプ回路を使用不能とするステップとを備えている方法。

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