JPS6325757A - 情報処理装置の通信制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理装置の通信制御方式に係り、特に、
外部処理装置よりブロードキャストにて送られてきたコ
マンドを実行するか否かの切換えを、このコマンドを受
信した情報処理装置がその処理装置の状態に応じて行う
情報処理装置の通信制御方式に関する。

〔従来の技術〕

外部制御装置から情報処理装置にコマンドを送信し、情
報処理装置を制御することが、特開昭に５−９２０２号
公報「サービスプロセッサによる共通制御方式」に開示
されている。この従来技術は、外部処理装置から複数台
の情報処理装置に対し、ブロードキャストによりコマン
ドを送信することによって、複数台の情報処理装置を制
御するものである。従って、この従来技術によれば、外
部装置からの１回のコマンド送信により、複数台の情報
処理装置を制御することができ、外部制御装置の制御上
のロードを減少することができる。

〔発明が解決しようとする問題点〕

しかし、前記従来技術は、複数台の情報処理装置の中に
、コマンド実行可能な状態にある情報処理装置とコマン
ド実行不可能な状態にある情報処理装置が混在している
場合におけるコマンドのブロードキャストによる送信に
ついての配慮がなされておらず、このような場合に、外
部装置からコマンドをブロードキャストにより送信する
と、コマンド実行不可能状態にある情報処理装置も、こ
のコマンドを受信し、実行してしまい、正しく処理する
ことができないという問題点があった。

本発明の目的は、コマンド実行可能状態にある情報処理
装置とコマンド実行不可能状態にある情報処理装置が混
在している場合において、コマンド実行可能状態にある
情報処理装置にのみ、ブロードキャストによりコマンド
の送信を可能とすることにより、複数の情報処理装置を
制御する情報処理装置の通信制御方式を提供することに
ある。

〔問題点を解決するための手段〕

本発明によれば、前記目的は、目的とするコマンドを処
理するために必要な情報処理装置の実行可能な条件を、
外部処理装置より各情報処理装置に通知し、この条件を
満足する状態にある情報処理装置のみが、処理すべきコ
マンドを受信し、処理できるようにすることにより達成
される。

〔作　用〕

外部処理装置は、情報処理装置に処理させるべきコマン
ドをブロードキャストにより情報処理装置に送信する場
合、情報処理装置のコマンド実行可能条件を示す処理ク
ラスを各情報処理装置に通知する。各情報処理装置は、
このコマンド実行可能条件と自装置の状態を比較し、条
件を満足していたらコマンド有効状態とし、条件を満足
していなかったらコマンド無効状態とする。外部処理装
置が、コマンドをブロードキャストにより各情報処理装
置に発行すると、コマンド有効状態にある情報処理装置
は、受信したコマンドを実行し、コマンド無効状態にあ
る情報処理装置は、コマンドを無視して実行しない。

このような作用により、外部処理装置は、失負上、コマ
ンド実行可能な条件を満たす情報処理装置に対してのみ
、ブロードキャストによりコマンドを送信することがで
きる。

〔実施側〕

以下、本発明による情報処理装置の通信制御方式を図面
について詳細に説明する。

第１図は情報処理装置内のコマンド受信回路の構成を示
すブロック図、第２図は本発明の一実施例の全体構成を
示すシステム構成図、第３図はコマンド受信回路におけ
る接続コマンドのコード解説図、第４図はコマンド受信
回路におけるステータスレジスタのビット割当て図であ
る。第１図および第２図において、１はサービスプロセ
ッサ（ｓｖｐ）バス、２は外部処理装置としてのサービ
スプロセッサ（ＳＶＰ）、１０〜１２は情報処理装置、
３１はコマンドレジスタ、３２はパラメータレジスタ、
北はステータスレジスタ、４１はコマンドデコーダ、１
３１ハコマント有効フリツグフロツ：７’、２００ハ：
１マント受信回路、３００はＣＰＵ本体部である。

本発明による情報処理装置の、ｌ１ｆＬ信制御方式は、
第２図に示すように、複数の情報処理装置１０〜１２が
、外部処理装置としてのサービスプロセッサ（８ＶＰ）
２とＳｖＰバス１を介して接続されて構成される。８Ｖ
Ｐ２は、各情報処理装置１０〜１２の保守、診断を司る
。？￥］報処理装置１０〜１２は、全て同一構成であり
、情報処理装置１０内のコマンド受信回路２００の構成
が第２図に示されている。情報処理装置１０は、ＣＰＵ
本体部３００とコマンド受信回路２００により構成され
、コマンド受信回路２００は、内部バス２１を介してＳ
ｖＰバス１と接続されている。コマンド受信回路２００
は、５ｖＰ２が発行したコマンドおよびコマンドの実行
可能条件を示すパラメータを蓄積する８ビツトのコマン
ドレジスタ（ＣＭＤ）３１および８ビツトのパラメータ
レジスタ（ＰＡ几Ｍ）３２、ＣＰＵ本体部３００の状態
を記憶する８ビツトをステータスレジスタ（ＳＴ８）３
３、コマンドデコーダ４１、ハラメータとステータスを
比較するＡＮＤゲート９１〜９３、該ＡＮＤゲート９１
〜９３の出力信号のＯＲゲート１０１、該ＯＲゲート１
０１の出力信号１１１と接続コマンド信号５２により、
コマンドが有効か否かを決定するＡＮＤ）ゲート１２１
．１２２、コマンド有効状態を示すフリップフロップ１
３１、該フリップフロップ１３１の出力信号１４１とコ
マンドデコーダ４１の出力信号群５１との論理積をとる
ＡＮＤゲート６１〜６３により構成されている。

このように構成された情報処理装置ＩＯ内のコマンド受
信回路２００において、コマンドレジスタ３１およびパ
ラメータレジスタ３２は、８ＶＰ２がコマンドを発行し
たとき、その内容をＳｖＰパス１を介して受取り蓄積す
る。コマンドレジスタ３１の内容は、コマンドデコーダ
４１でデコードされ、接続コマンド以外のコマンドの場
合、出力信号群５１の中の１つの信号がＨｉｇｈとなり
、接続コマンドの場合、接続コマンド信号５２がＨｉｇ
ｈとなる。ＣＰＵ本体部３００の状態は、信号群３１０
としてステータスレジスタ羽に与えられ保持される。パ
ラメータレジスタ３２の内容とステータスレジスタあの
内容は、信号７１〜７３および信号８１〜８３としてそ
れぞれビット対応にＡＮＤゲート９１〜９３に入力され
、そのＡＮＤ出力は、ＯＲゲート１０１に入力される。

このＯＲゲート１０１の出力信号１１１は、パラメータ
レジスタ諺でＨｉｇｈとなったビットに対応したステー
タスレジスタあのビットが１つでもＨｉｇｈとなってい
ると）ｌｉｇｈとなる。ＯＲゲート１０１の出力信号１
１１の反転信号と、デコーダ４１の接続コマンド信号５
２とが、ＡＮＤゲート１２１に入力され、その出力がコ
マンド有効状態を示すフリップ７０ツブ１３１のセット
端子Ｓに入力される。また、信号１１１の正信号と接続
コマンド信号５２とが、ＡＮＤゲート１２２に入力され
、その出力が７リツプフロツプ１３１のリセット端子に
入力される。このため、接続コマンド信号５２がＨｉｇ
ｈのとき、つまり、接続コマンドが発行されたとき、パ
ラメータで示されるビットに対応するステータスのビッ
トが１つもＨｉｇｈでない場合、フリップフロップ１３
１は、セットされコマンド有効状態を示し、パラメータ
で示されるビットに対応するステータスのビットが１つ
でもＨｉｇｈであると、フリップフロップ１３１は、リ
セットされコマンド無効状態を示す。

該フリップ７０ツブ１３１の出力信号１４１は、コマン
ドデコーダ４１の出力信号群５１の各ビット毎とＡＮＤ
ゲート６１〜６３に与えられ、そのＡＮＤ出力信−ｊＨ
ｆｆ−２１０ハ、パラメータレジスタ３２の出力信号群
２２０とともにＣＰＵ本体部３００に入力される。コマ
ンドデコーダ４１の出力信号群５１は、フリップフロッ
プ１３１がコマンド有効状態を示し、その出力信号１４
１をＨｉｇｈとしているときのみ、ＡＮＤゲート６１〜
６３を介して、信号群２１０としてＣＰＵ本体部３００
に入力される。すなわち、８ＶＰ２からの接続コマンド
によりパラメータで指定された状態と同じ状態にある情
報処理装置は、コマンド無効状態となり、次の接続コマ
ンドが５ＶＰ２より発行されるまで、コマンドの実行を
行わない。また、ＳｖＰからの接続コマンドによりパラ
メータで指定された状態と異なる状態にある情報処理装
置は、コマンド有効状態となり、以降のコマンドを実行
することができる。

第３図は接続コマンドのコード割当を示しており、接続
コマンドコードは＜ＦＦ）ｔａである。ノくラメータは
、各ビットがステータスレジスタ３３の各ビットに対応
しており、パラメータのビットが０”の場合、何ら機能
しないが、′１″の場合、そのビットに対応するステー
タスレジスタあのビットが１”であると、フリップ７０
ツブ１３１の出力信号１４１を′０″とし、ＡＮＤゲー
ト６１〜６３を介して、以後のコマンドがＣＰＵ本体に
入力されないようにし、情報処理装置をコマンド無効状
態とする。このことをパラメータのビットとステータス
のビットによる論理式で表わすと、次式となる。

但し、ＣＭＤｇＮＢ　　：コパンド有効状態ＦＡＲＭ（
０）〜７：パラメータのビットＯ〜７８Ｔ８（０）〜７
　：ステータスのビットＯ〜７第４図は、ステータスレ
ジスタおのビット内容を示しており、ビットＯは情報処
理装置１０がシステムより切離されている場合に１”と
なり、ビット１は情報処理装置１０が障害状態の場合に
１′となる。また、ビット２は情報処理装置１０が保守
状態の場合に１″となり、ビット３は情報処理装置１０
が停止状態の場合に′１”となる。ビット４〜７はビッ
ト０〜３０反転値号である。

次に、複数の情報処理装！１０〜１２を８ＶＰ２から同
時に制御する場合の実際のコマンド手順を説明する。Ｓ
ＶＰが制御できる情報処理装置の条件は、その情報処理
装置がシステ“ムに接続されてぃ℃、かつ障害状態でな
いことである。

８ＶＰ２は、まず、コマンド実行可能条件を示すパラメ
ータを（Ｃｏ）１６として接続コマンド（Ｂ　Ｆ　）ｔ
ｓを発行する。この接続コマンドを受信した、各情報処
理装置のコマンド受信回路２００ハ、ステータスレジス
タあのビットＯ１１が”１″となっている場合、その情
報処理装置をコマンド無効状態とし、ステータスレジス
タのビット０，１が０″である場合、その情報処理装置
をコマンド有効状態とする。すなわち、システムに接続
されていて、かつ障害状態でない情報処理装置のみが有
効状態となり、システムに接続されていないか、あるい
は障害状態にある情報処理装置はコマンド無効状態とな
る。

次に、８ＶＰ２は、スタートコマンドを発行する。前述
の接続コマンドによりコマンド有効状態となっている情
報処理装置が、このコマンドを受付はスタートする。

前述した本発明の実施例では、コマンド実行条件を示す
通信路と、コマンド通信路とを兼用しているが、コマン
ド実行可能条件を示す専用の通信路を別に設けてもよい
。この場合、ハードウェアの蓋は増加するが、５ＶＰ２
からのコマンド実行可能条件の通知と、処理コマンドの
発行を並行して行うことができるので、処理時間を短縮
することができる。

〔発明の効果〕

以上説明したように、本発明によれば、外部処理装置は
、コマンド実行可能条件を満たす情報処理装置に対して
のみ、ブロードキャストによりコマンドを発行すること
ができ、複数台の情報処理装置のコマンド処理を１度に
実行することができるので、処理に要する時間を短縮す
ることができる。また、外部処理装置は、制御すべき情
報処理装置の台数に関係なく、同一手順でコマンド処理
を実行することができるので、処理を指示する手順を簡
略化することができる。

【図面の簡単な説明】

第１図は本発明の一実施例のコマンド受信回路のブロッ
ク図、第２図は本発明の一実施例のシステム構成図、第
３図は接続コマンドの；−ド解説図、第４図はステータ
スレジスタのビット割当て図である。 １・・・・・・８　Ｖ　Ｐ　、＜ス、２・・・・・・サ
ービスプロセッサ（８ＶＰ）、１ｏ〜１２・・・・・・
情報処理装置、３１・・・・・・コマンドレジスタ、３
２・・・・・・パラメータレジスタ、あ・・・・・・ス
テータスレジスタ、４１・・・・・・コマンドデコーダ
、１３１・・・・・・コマンド有効フリップフロップ、
２００・・・・・・コマンド受信回路、３００・・・・
・・ＣＰＵ本体部。 −〇 第２図 第３図 撥駁コマンド ＣＭＤ　　　　　ＰＡＲＭ 第４図 ステータスしジスタ ＴＳ

Claims (1)

【特許請求の範囲】
1. １、外部処理装置と複数の情報処理装置とが通信路によ
   つて接続されて成る情報処理装置の通信制御方式におい
   て、外部処理装置が情報処理装置にコマンド処理を行わ
   せる際、外部処理装置は、情報処理装置のコマンド実行
   可能条件を示す情報を全ての情報処理装置に同時に送信
   し、各情報処理装置は、このコマンド実行可能条件を示
   す情報と、自情報処理装置の状態とにより、コマンド処
   理を実行するか否かを制御することを特徴とする情報処
   理装置の通信制御方式。