JPS59136839A - 割込入力装置 - Google Patents
割込入力装置Info
- Publication number
- JPS59136839A JPS59136839A JP58012030A JP1203083A JPS59136839A JP S59136839 A JPS59136839 A JP S59136839A JP 58012030 A JP58012030 A JP 58012030A JP 1203083 A JP1203083 A JP 1203083A JP S59136839 A JPS59136839 A JP S59136839A
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- JP
- Japan
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- signal
- interrupt
- interruption
- command
- circuit
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、中央処理装置（以下、ＣＰＵと称す）へ割込
指令を供給する割込入力装置に関するものである。
指令を供給する割込入力装置に関するものである。
従来、この種の装装置として第１図に示すものがあった
。図において、（１）は接点またはトランジスタオープ
ンコレクタで成ｐ割込指令を与える割込指令スイッチ、
（２）は発振器、（８）はゲート、（４）は発振器（２
）のパルスをゲー）（１３１介して父はカウントするカ
ウンタ、（６）はカラｙり（４）のカウントに基づき何
れかの出力端に対して出力信号を送出するデコーダ、（
６）はデコーダ（５ンの出力に基づき割込指令スイッチ
（１）の投入状況を走置駆動するドライブ回路、（７）
は走置結果に基づき割込信号Ｂｉ ｔ−図示しないＣＰ
Ｕに送出するマルチプレクサ、（８）は割込信号Ｓｉの
ＣＰＵ送出時にその信号をラッチしてゲー） （８１ｔ
−閉じＣＰＵからのリセット信号ＳＲによりゲート（８
）を開くラッチ回路である。
。図において、（１）は接点またはトランジスタオープ
ンコレクタで成ｐ割込指令を与える割込指令スイッチ、
（２）は発振器、（８）はゲート、（４）は発振器（２
）のパルスをゲー）（１３１介して父はカウントするカ
ウンタ、（６）はカラｙり（４）のカウントに基づき何
れかの出力端に対して出力信号を送出するデコーダ、（
６）はデコーダ（５ンの出力に基づき割込指令スイッチ
（１）の投入状況を走置駆動するドライブ回路、（７）
は走置結果に基づき割込信号Ｂｉ ｔ−図示しないＣＰ
Ｕに送出するマルチプレクサ、（８）は割込信号Ｓｉの
ＣＰＵ送出時にその信号をラッチしてゲー） （８１ｔ
−閉じＣＰＵからのリセット信号ＳＲによりゲート（８
）を開くラッチ回路である。
かかる構成を有する従来装置の動作について説明すると
、カウンタ（４）は、ゲート（ａｒ ｋ介して父ける発
振器（岬の出力パルスに基づき、割込指令スイッチ（１
）を一定周期で走査するためのコード信号Ｓｃ（図示の
ものは６ビツト）ヲ作成しデコーダ（５）に出力する。
、カウンタ（４）は、ゲート（ａｒ ｋ介して父ける発
振器（岬の出力パルスに基づき、割込指令スイッチ（１
）を一定周期で走査するためのコード信号Ｓｃ（図示の
ものは６ビツト）ヲ作成しデコーダ（５）に出力する。
仮シに、割込指令スイッチ（１）の何れか１つが投入さ
れたとすると、カウンタ（４）からの対応する走査６ビ
ツト出力がデコーダ（５ンに巡って来たとき、マルチプ
レクサ（７）ｔ−ａじてその投入指令が選択され、割込
信号出力線を介して図示しないＣＰＵに割込信号Ｓ１が
送出される。ＣＰＵは、かかる割込信号Ｓ１の入力時に
、割込コード出力線を通じて入力されるコード信号Ｓｃ
に基づき複数個の割込指令スイッチ（１）の何れか投入
されたかを判別し、しかして、割込処理を遂行する。
れたとすると、カウンタ（４）からの対応する走査６ビ
ツト出力がデコーダ（５ンに巡って来たとき、マルチプ
レクサ（７）ｔ−ａじてその投入指令が選択され、割込
信号出力線を介して図示しないＣＰＵに割込信号Ｓ１が
送出される。ＣＰＵは、かかる割込信号Ｓ１の入力時に
、割込コード出力線を通じて入力されるコード信号Ｓｃ
に基づき複数個の割込指令スイッチ（１）の何れか投入
されたかを判別し、しかして、割込処理を遂行する。
なお、上述の割込信号Ｓ１は、同時に、ラッチ回路（８
）にも送出され、（１！ＰＵが次の割込信号受付可能と
なるまで割込指令スイッチ（１）の走査を中止すべく、
その割込信号Ｓｉ ｆラッチさせて発振器（２）の出力
パルスがカウンタ（４）に入力されないようにゲー）（
８１’ｉ閉じる。その後、割込処理が終了し、ＯＰＵが
次の割込可能状態となると、ラッチ回路（８ンにはリセ
ット入力−ヲ通じてリセット信号ＳＲが送出され、その
ラッチ状態が解放される。これにより、ゲート（８）は
再び開となル、割込指令スイッチ（１）の走査が再開さ
れる。
）にも送出され、（１！ＰＵが次の割込信号受付可能と
なるまで割込指令スイッチ（１）の走査を中止すべく、
その割込信号Ｓｉ ｆラッチさせて発振器（２）の出力
パルスがカウンタ（４）に入力されないようにゲー）（
８１’ｉ閉じる。その後、割込処理が終了し、ＯＰＵが
次の割込可能状態となると、ラッチ回路（８ンにはリセ
ット入力−ヲ通じてリセット信号ＳＲが送出され、その
ラッチ状態が解放される。これにより、ゲート（８）は
再び開となル、割込指令スイッチ（１）の走査が再開さ
れる。
このようにして、確実な割込指令がｃｐａに与えられ、
ｃｐｔｙは割込処理を遂行することができる。
ｃｐｔｙは割込処理を遂行することができる。
しかるに、従来の割込入力装置は以上のように構成され
ていて、割込指令スイッチ（１）の投入タイミングと割
込指令スイッチ（１）ヲ走萱するタイミングとは非同期
であるので、割込指令スイッチ（１）の投入時間〔信号
の有意時間〕、つまシ、パルス幅は走査周期よシ長くな
くてはならず、μ冠オーダのパルス幅全そのまま割込指
令とする場合には、通常の走査周期（１０ｍ Ｓｅｃ
〜３０ｍ ｓｅｃ ） ｋ有する割込入力装置を、用い
ることができないという欠一点があった。
ていて、割込指令スイッチ（１）の投入タイミングと割
込指令スイッチ（１）ヲ走萱するタイミングとは非同期
であるので、割込指令スイッチ（１）の投入時間〔信号
の有意時間〕、つまシ、パルス幅は走査周期よシ長くな
くてはならず、μ冠オーダのパルス幅全そのまま割込指
令とする場合には、通常の走査周期（１０ｍ Ｓｅｃ
〜３０ｍ ｓｅｃ ） ｋ有する割込入力装置を、用い
ることができないという欠一点があった。
本発明は、叙上の点を鑑みなされたもので、割込指令信
号をラッチさせる構成とすることで、割込指令信号の最
小有意時間全数ｆｎｓｅｃ程夏とすることができ、μ冠
オーダのパルス信号をそのまま割込指令として用い得る
割込入力装置の提供を目的とする。
号をラッチさせる構成とすることで、割込指令信号の最
小有意時間全数ｆｎｓｅｃ程夏とすることができ、μ冠
オーダのパルス信号をそのまま割込指令として用い得る
割込入力装置の提供を目的とする。
しかして、該目的を達成すべく、本発明では割込入力装
置を、割込指令スイッチ、ゲート、並びにラッチ回路が
順に接続される一連の接続系を複数個有し、各接続系が
それぞれ、ＣＰＵに割込信号を送出する割込信号送信部
、および、そのｃｐｕに割込コード信号を送出するコー
ド信号送信部に直接に接続されてなシ、何れかの接続系
における割込指令スイッチを投入した場合には、全ての
接、ａ系のゲートを閉じると共に、同−接続系のラッチ
回路がその投入指令状態を上記ＣＰＵからのリセット信
号入力時まで保持し、上記割込信号送信部および上記コ
ード信号送信部に送出して上記ＣＰＵに所定の割込処理
を遂行させる構成としたのである。
置を、割込指令スイッチ、ゲート、並びにラッチ回路が
順に接続される一連の接続系を複数個有し、各接続系が
それぞれ、ＣＰＵに割込信号を送出する割込信号送信部
、および、そのｃｐｕに割込コード信号を送出するコー
ド信号送信部に直接に接続されてなシ、何れかの接続系
における割込指令スイッチを投入した場合には、全ての
接、ａ系のゲートを閉じると共に、同−接続系のラッチ
回路がその投入指令状態を上記ＣＰＵからのリセット信
号入力時まで保持し、上記割込信号送信部および上記コ
ード信号送信部に送出して上記ＣＰＵに所定の割込処理
を遂行させる構成としたのである。
かかる本発明の一実施例を第１図と同−又は同効の部分
には同一符号を附して第２図に示す。図示実施例におい
て、（１）はトランジスタオープンコレクタでなる割込
指令スイッチ、（９）はゲート（図示のものはＮ ＯＲ
） 、１４０）は割込指令スイッチ（１）の割込指令を
ゲー）−（９）’を介して受けてラッテし、図示しない
ＣＰＵからのリセット信号によシラツテを解くラッチ回
路で、これら割込指令スイッチ（１人ゲート（９）およ
びラッチ回路ＩＬＯ）は一連の接続系を構成し、その接
続系は割込指令スイッチ（１）と同数設けられている。
には同一符号を附して第２図に示す。図示実施例におい
て、（１）はトランジスタオープンコレクタでなる割込
指令スイッチ、（９）はゲート（図示のものはＮ ＯＲ
） 、１４０）は割込指令スイッチ（１）の割込指令を
ゲー）−（９）’を介して受けてラッテし、図示しない
ＣＰＵからのリセット信号によシラツテを解くラッチ回
路で、これら割込指令スイッチ（１人ゲート（９）およ
びラッチ回路ＩＬＯ）は一連の接続系を構成し、その接
続系は割込指令スイッチ（１）と同数設けられている。
また、αηは何れかの接続系にかかるラッチ回路−の出
力に基づき割込信号をＣＰＵに送出するＮＡＮＤ ゲ
ートでなる割込信号送信部、（１２１はそのラッチ回路
−の出力に基づき割込コード信号’ｉｉ（！ＰＨに送出
するエンコーダでなるコード信号送信部であする。更に
また、θ印は上述のラッチ回路−の出力に基づき全接続
系のゲート（９）を閉じるＮＡＮＤゲートでなるインタ
ーロック回路である。
力に基づき割込信号をＣＰＵに送出するＮＡＮＤ ゲ
ートでなる割込信号送信部、（１２１はそのラッチ回路
−の出力に基づき割込コード信号’ｉｉ（！ＰＨに送出
するエンコーダでなるコード信号送信部であする。更に
また、θ印は上述のラッチ回路−の出力に基づき全接続
系のゲート（９）を閉じるＮＡＮＤゲートでなるインタ
ーロック回路である。
次に、かかる図示実施例の動作を説明する。
リセット信号ＳＲは、Ｃ！ＰＵからの出力として得られ
る場合と、電源投入による場合とがめシ、％ＨＩアクテ
ィブとすると、′１１を源の投入直後においては、ゲー
ト（９）は開放状態となっている。その状況から、何れ
かの接続系の割込指令スイッチ（１）が入ったとすると
、その接続系のラッチ回路−への入力線信号は％ＨＩと
なシ、そのラッチ回路明からの出力Ｘ画信号は％ＬＩと
なる。これにょシ、インターロック回路側の出力は％Ｈ
’となシ、全接続系のゲート（９）が閉じられ、従って
、全ラッチ回路（至）への入力線信号が全て％ＬＩとな
シ、割込指令に係る接続系のラッチ回路数の出力線信号
は、ＣＰＵからのリセット信号ＳＲを入力するまで％Ｌ
ｌにラッチされる。このラッチ時においては、全ゲート
（９）が閉じられているので、他の割込指令の入力は阻
止されている。
る場合と、電源投入による場合とがめシ、％ＨＩアクテ
ィブとすると、′１１を源の投入直後においては、ゲー
ト（９）は開放状態となっている。その状況から、何れ
かの接続系の割込指令スイッチ（１）が入ったとすると
、その接続系のラッチ回路−への入力線信号は％ＨＩと
なシ、そのラッチ回路明からの出力Ｘ画信号は％ＬＩと
なる。これにょシ、インターロック回路側の出力は％Ｈ
’となシ、全接続系のゲート（９）が閉じられ、従って
、全ラッチ回路（至）への入力線信号が全て％ＬＩとな
シ、割込指令に係る接続系のラッチ回路数の出力線信号
は、ＣＰＵからのリセット信号ＳＲを入力するまで％Ｌ
ｌにラッチされる。このラッチ時においては、全ゲート
（９）が閉じられているので、他の割込指令の入力は阻
止されている。
また、上述のように何れかのう、ツチ回路（ト）の出力
１薩信号が％Ｌｌとなると、割込信号送出部ａ刀はその
指令状態を捉えて割込信号Ｓｉ全ＯＰＵに送出し、コー
ド信号送出部（胸はそのｓ Ｉ、 を状態ラッチ信号に
基づきその接続系に応じたコード１ぎ号５ａｉＣＰＵに
送出する。なお、割込信号Ｓｉは各ラッチ回路明出力の
負論理上の論理オロ反転信号であシ、リセット信号ｓＲ
力いＨ＃になるまで％Ｈ＃にラッテされている。
１薩信号が％Ｌｌとなると、割込信号送出部ａ刀はその
指令状態を捉えて割込信号Ｓｉ全ＯＰＵに送出し、コー
ド信号送出部（胸はそのｓ Ｉ、 を状態ラッチ信号に
基づきその接続系に応じたコード１ぎ号５ａｉＣＰＵに
送出する。なお、割込信号Ｓｉは各ラッチ回路明出力の
負論理上の論理オロ反転信号であシ、リセット信号ｓＲ
力いＨ＃になるまで％Ｈ＃にラッテされている。
ＣＰＵは、これら割込信号Ｓ１および割込コード信号Ｓ
ｃに基づいて所定の割込処理を行ない、その終了時に、
割込入力装置の全ラッチ回路数にリセット信号（％Ｈす
５Ｒｔ−送出する。これにより、１Ｌｌ状態をラッチし
ている接続系に係るラッチ回路ＵＯ＋の出力は％Ｈ１１
インターロック（ロ）路側の出力は１ＬＩとなシ、全ゲ
ート（９）が開かれる。しかして、次の割込指令の入力
可能状態となる。
ｃに基づいて所定の割込処理を行ない、その終了時に、
割込入力装置の全ラッチ回路数にリセット信号（％Ｈす
５Ｒｔ−送出する。これにより、１Ｌｌ状態をラッチし
ている接続系に係るラッチ回路ＵＯ＋の出力は％Ｈ１１
インターロック（ロ）路側の出力は１ＬＩとなシ、全ゲ
ート（９）が開かれる。しかして、次の割込指令の入力
可能状態となる。
このようにして、各割込指令信号はラッチに必要な有意
時間、例えば、ＴＴＬゲー）■０３段介Ｏｘルス幅さえ
あれば必ず受は付けられ、一般的な゛電子回路のパルス
出力をそのまま割込指令信号として用いることができる
。
時間、例えば、ＴＴＬゲー）■０３段介Ｏｘルス幅さえ
あれば必ず受は付けられ、一般的な゛電子回路のパルス
出力をそのまま割込指令信号として用いることができる
。
なお、図示実施例においては、インターロック信号とし
てインターロック回路０８）の出力を用いているが、イ
ンターロック回路（１Ｂ＞ ｔ−設けずに割込信号送信
部０ηの出力全直接インターロック信号として用いるこ
とも可能であシ、図示実施例と同様な効果が期待できる
。
てインターロック回路０８）の出力を用いているが、イ
ンターロック回路（１Ｂ＞ ｔ−設けずに割込信号送信
部０ηの出力全直接インターロック信号として用いるこ
とも可能であシ、図示実施例と同様な効果が期待できる
。
以上のように、本発明の割込入力装置によれば、割込指
令信号が自らをｃｒｔｔの割込処理終了時までラッチさ
せる構成としたので、第１に、ｍ５ｅｃオーダのパルス
幅を有するパルス出方のみならず、μ就オーダのパルス
幅を有するパルス出方を割込指令信号として用いること
ができるという効果。
令信号が自らをｃｒｔｔの割込処理終了時までラッチさ
せる構成としたので、第１に、ｍ５ｅｃオーダのパルス
幅を有するパルス出方のみならず、μ就オーダのパルス
幅を有するパルス出方を割込指令信号として用いること
ができるという効果。
ｃＪ２に、従って、通常的な電子回路のパルス出力をそ
のｔま割込指令信号として用いることができるという効
果、ポ３に、それがため、割込久方装−と電子回路との
インターフェイス回路が簡単、かつ安価になるという効
果金有する。
のｔま割込指令信号として用いることができるという効
果、ポ３に、それがため、割込久方装−と電子回路との
インターフェイス回路が簡単、かつ安価になるという効
果金有する。
５ｇ１図は従呆の割込入力装置ゴを示すブロック図、第
２図は本発明の一実施例による割込入力装置を示すブロ
ック凶刃ある。 （１）・Φ割込指令スイッチ （９） ・ ・ ゲ − ）（ＮＯＲ）叫＠−ラ
ッチ回路 Ｑη・・割込信号送信部（ＮＡＮＤ ）四・・コード信
号送４Ｍ＃ （エンコーダ〕（１毀・・インターロッ／
１１％（ＮＡＮＤ）なお、図中、同一符号は同−又は相
当部分を示す。 第 １ 図
２図は本発明の一実施例による割込入力装置を示すブロ
ック凶刃ある。 （１）・Φ割込指令スイッチ （９） ・ ・ ゲ − ）（ＮＯＲ）叫＠−ラ
ッチ回路 Ｑη・・割込信号送信部（ＮＡＮＤ ）四・・コード信
号送４Ｍ＃ （エンコーダ〕（１毀・・インターロッ／
１１％（ＮＡＮＤ）なお、図中、同一符号は同−又は相
当部分を示す。 第 １ 図
Claims (1)
- 割込指令スイッチ、ゲート、並びにラッチ回路が順に接
続される一連の接続系を複数個有し、各接続系がそれぞ
れ、中央処理装置に割込信号を送出する割込信号送信部
、および、その中央処理装置に割込コード信号を送出す
るコード信号送信部に直接に接続されてなシ、何れかの
接続系における上記割込指令スイッチを投入した場合に
は全ての接続系のゲートを閉じると共に、同一接続系の
ラッチ回路がその投入指令状態を上記中央処理装置から
のリセット信号入力時までラッチし、上記割込信号送信
部および上記コード信号送信部に送出して上記中央処理
装置に所足の割込処理上遂行させる構成としたことを特
徴とする割込入力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58012030A JPS59136839A (ja) | 1983-01-25 | 1983-01-25 | 割込入力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58012030A JPS59136839A (ja) | 1983-01-25 | 1983-01-25 | 割込入力装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59136839A true JPS59136839A (ja) | 1984-08-06 |
Family
ID=11794201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58012030A Pending JPS59136839A (ja) | 1983-01-25 | 1983-01-25 | 割込入力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59136839A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61153739A (ja) * | 1984-12-27 | 1986-07-12 | Mitsubishi Electric Corp | マイクロプロセツサの割込み回路 |
| JPS61172330U (ja) * | 1985-04-16 | 1986-10-25 | ||
| JPS6273319A (ja) * | 1985-09-26 | 1987-04-04 | Mita Ind Co Ltd | 入力装置 |
-
1983
- 1983-01-25 JP JP58012030A patent/JPS59136839A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61153739A (ja) * | 1984-12-27 | 1986-07-12 | Mitsubishi Electric Corp | マイクロプロセツサの割込み回路 |
| JPS61172330U (ja) * | 1985-04-16 | 1986-10-25 | ||
| JPS6273319A (ja) * | 1985-09-26 | 1987-04-04 | Mita Ind Co Ltd | 入力装置 |
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