JP2818414B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2818414B2 JP2818414B2 JP7861588A JP7861588A JP2818414B2 JP 2818414 B2 JP2818414 B2 JP 2818414B2 JP 7861588 A JP7861588 A JP 7861588A JP 7861588 A JP7861588 A JP 7861588A JP 2818414 B2 JP2818414 B2 JP 2818414B2
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- JP
- Japan
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- circuit
- internal circuit
- signal
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- floating line
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- Semiconductor Integrated Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、指示信号を入力すると出力端に接続された
フローティングラインを、所定の時間の後、所定の論理
レベルにする第１の回路と、入力端が前記フローティン
グラインに接続され、前記フローティングラインが前記
所定の論理レベルになると第１の回路が指示信号を入力
したことを検出する第２の回路とを有する半導体装置に
関する。
フローティングラインを、所定の時間の後、所定の論理
レベルにする第１の回路と、入力端が前記フローティン
グラインに接続され、前記フローティングラインが前記
所定の論理レベルになると第１の回路が指示信号を入力
したことを検出する第２の回路とを有する半導体装置に
関する。
第２図はこの種の半導体装置の従来例を示す構成図で
ある。
ある。
信号発生回路１から論理レベル１の指示信号が出力さ
れると、ラッチ回路２はこれをセット端Ｓに入力してラ
ッチし、出力端Ｑから制御回路３に出力する。制御回路
３はラッチ回路２より指示信号を入力すると、他の回路
（不図示）に対し所定の制御信号を出力するとともに指
示信号を第１の内部回路４に出力する。第１の内部回路
４は制御回路３から指示信号を入力すると、指示信号に
応答して、所定の信号を他の回路（不図示）に出力し、
所定の応答時間後にハイインピーダンスであるフローテ
ィングライン11を論理レベル１にする。第２の内部回路
５はフローティングライン11がハイレベルになると、ラ
ッチ回路２のリセット端Ｒに接続されている帰還ライン
12を論理レベル１にし、ラッチ回路２をリセットする。
れると、ラッチ回路２はこれをセット端Ｓに入力してラ
ッチし、出力端Ｑから制御回路３に出力する。制御回路
３はラッチ回路２より指示信号を入力すると、他の回路
（不図示）に対し所定の制御信号を出力するとともに指
示信号を第１の内部回路４に出力する。第１の内部回路
４は制御回路３から指示信号を入力すると、指示信号に
応答して、所定の信号を他の回路（不図示）に出力し、
所定の応答時間後にハイインピーダンスであるフローテ
ィングライン11を論理レベル１にする。第２の内部回路
５はフローティングライン11がハイレベルになると、ラ
ッチ回路２のリセット端Ｒに接続されている帰還ライン
12を論理レベル１にし、ラッチ回路２をリセットする。
上述した従来の半導体装置は、第１の内部回路４がハ
イインピーダンスであるフローティングライン11をチャ
ージしたりデイスチャージしたりすることにより、指示
信号を入力したことを第２の内部回路５に伝達している
が、電源の瞬断等の異常により前段からの指示信号を第
１の内部回路４が第２の内部回路５に伝達しなくなるハ
ングアップ状態になると、帰還ライン12を通してラッチ
回路２はリセットされず、ラッチ回路２が信号発生回路
１からの指示信号を受付けないという欠点がある。
イインピーダンスであるフローティングライン11をチャ
ージしたりデイスチャージしたりすることにより、指示
信号を入力したことを第２の内部回路５に伝達している
が、電源の瞬断等の異常により前段からの指示信号を第
１の内部回路４が第２の内部回路５に伝達しなくなるハ
ングアップ状態になると、帰還ライン12を通してラッチ
回路２はリセットされず、ラッチ回路２が信号発生回路
１からの指示信号を受付けないという欠点がある。
本発明の半導体装置は、指示信号がセット端に入力さ
れると出力信号をアクティブレベルにし、リセット端子
にリセット信号が入力されると前記出力信号をインアク
ティブするラッチ回路と、前記出力信号が前記アクティ
ブレベルであることに応答してフローティングラインの
レベルを所定のレベルにする第１の内部回路と、前記フ
ローティングラインが前記所定のレベルになったことを
検出してリセット信号を出力する第２の内部回路とを備
える半導体装置であって、前記出力信号と前記フローテ
ィングラインとに接続され前記出力信号が前記アクティ
ブレベルかつ前記フローティングラインのレベルが前記
所定のレベルでないときには前記第２の内部回路に前記
リセット信号を出力される手段を備えることを特徴とす
る。
れると出力信号をアクティブレベルにし、リセット端子
にリセット信号が入力されると前記出力信号をインアク
ティブするラッチ回路と、前記出力信号が前記アクティ
ブレベルであることに応答してフローティングラインの
レベルを所定のレベルにする第１の内部回路と、前記フ
ローティングラインが前記所定のレベルになったことを
検出してリセット信号を出力する第２の内部回路とを備
える半導体装置であって、前記出力信号と前記フローテ
ィングラインとに接続され前記出力信号が前記アクティ
ブレベルかつ前記フローティングラインのレベルが前記
所定のレベルでないときには前記第２の内部回路に前記
リセット信号を出力される手段を備えることを特徴とす
る。
第１の内部回路が指示信号を入力したときは、第１の
内部回路とパラレルに遅延回路も指示信号を伝達し、ゲ
ート回路が第１の内部回路または遅延回路の出力する指
示信号を第２の内部回路に伝達するので、第１の内部回
路が指示信号を第２の内部回路に伝達しない場合でも所
定の遅延後に遅延回路からの指示信号を第２の内部回路
に伝達できる。
内部回路とパラレルに遅延回路も指示信号を伝達し、ゲ
ート回路が第１の内部回路または遅延回路の出力する指
示信号を第２の内部回路に伝達するので、第１の内部回
路が指示信号を第２の内部回路に伝達しない場合でも所
定の遅延後に遅延回路からの指示信号を第２の内部回路
に伝達できる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の半導体装置の一実施例を示す構成図
である。
である。
本実施例は第２図の従来例に遅延回路６、アンド回路
７、オア回路８を付加して構成されているので相異点を
主に説明する。
７、オア回路８を付加して構成されているので相異点を
主に説明する。
遅延回路６は１の内部回路４が入力する指示信号を入
力し、第１の内部回路４の応答時間より長く予め定めら
れている時間だけ遅らせて出力する。アンド回路７はフ
ローティングライン11が論理レベル１でないとき遅延回
路６の出力をオア回路８に出力する。オア回路８はフロ
ーティングライン11の論理レベルとアンド回路７の出力
とのオアをとり、第２の内部回路５の入力端に出力す
る。第２の内部回路５はオア回路８の出力が論理レベル
１になると、第１の内部回路４が指示信号を入力したこ
とを検出し、リセット信号を出力する。
力し、第１の内部回路４の応答時間より長く予め定めら
れている時間だけ遅らせて出力する。アンド回路７はフ
ローティングライン11が論理レベル１でないとき遅延回
路６の出力をオア回路８に出力する。オア回路８はフロ
ーティングライン11の論理レベルとアンド回路７の出力
とのオアをとり、第２の内部回路５の入力端に出力す
る。第２の内部回路５はオア回路８の出力が論理レベル
１になると、第１の内部回路４が指示信号を入力したこ
とを検出し、リセット信号を出力する。
したがって、第１の内部回路４などに何らかの異常が
生じ、指示信号入力後、第１の内部回路４の応答時間を
経ても、第１の内部回路４がフローティングライン11を
論理レベル１にしない場合、遅延回路６、アンド回路
７、オア回路８が指示信号を第２の内部回路５に伝達す
ることができる。これにより、第２の内部回路５はラッ
チ回路２を帰還ライン12を介してリセットするので、ラ
ッチ回路２は信号発生回路１からの指示を再び制御回路
３に伝達可能となる。
生じ、指示信号入力後、第１の内部回路４の応答時間を
経ても、第１の内部回路４がフローティングライン11を
論理レベル１にしない場合、遅延回路６、アンド回路
７、オア回路８が指示信号を第２の内部回路５に伝達す
ることができる。これにより、第２の内部回路５はラッ
チ回路２を帰還ライン12を介してリセットするので、ラ
ッチ回路２は信号発生回路１からの指示を再び制御回路
３に伝達可能となる。
以上説明したように本発明は、第１の内部回路が指示
信号を入力したとき、第１の内部回路の応答時間後も第
１の内部回路が第２の内部回路に指示信号を出力しない
ときは、遅延回路とゲート回路とを介して第２の内部回
路に指示信号を出力することにより、第１の内部回路が
ハングアップ状態になっても第２の内部回路以降の回路
を正常に動作させることができる効果がある。
信号を入力したとき、第１の内部回路の応答時間後も第
１の内部回路が第２の内部回路に指示信号を出力しない
ときは、遅延回路とゲート回路とを介して第２の内部回
路に指示信号を出力することにより、第１の内部回路が
ハングアップ状態になっても第２の内部回路以降の回路
を正常に動作させることができる効果がある。
第１図は本発明の半導体装置の一実施例を示す構成図、
第２図は従来例を示す構成図である。 １……信号発生回路、 ２……ラッチ回路、 ３……制御回路、 ４……第１の内部回路、 ５……第２の内部回路、 ６……遅延回路、 ７……アンド回路、 ８……オア回路、 11……フローティングライン、 12……帰還ライン。
第２図は従来例を示す構成図である。 １……信号発生回路、 ２……ラッチ回路、 ３……制御回路、 ４……第１の内部回路、 ５……第２の内部回路、 ６……遅延回路、 ７……アンド回路、 ８……オア回路、 11……フローティングライン、 12……帰還ライン。
Claims (2)
- 【請求項１】指示信号がセット端子に入力されると出力
信号をアクティブレベルにし、リセット端子にリセット
信号が入力されると前記出力信号をインアクティブする
ラッチ回路と、前記出力信号が前記アクティブレベルで
あることに応答してフローティングラインのレベルを所
定のレベルにする第１の内部回路と、前記フローティン
グラインが前記所定のレベルになったことを検出してリ
セット信号を出力する第２の内部回路とを備える半導体
装置であって、前記出力信号と前記フローティングライ
ンとに接続され前記出力信号が前記アクティブレベルか
つ前記フローティングラインのレベルが前記所定のレベ
ルでないときには前記第２の内部回路に前記リセット信
号を出力させる手段を備えることを特徴とする半導体装
置。 - 【請求項２】前記手段は、前記出力信号を受ける遅延回
路と、遅延回路の出力とフローティングラインのレベル
とが入力されるアンド回路と、前記アンド回路と前記フ
ローティングラインのレベルとが入力され出力が前記第
２の内部回路に供給されるオア回路とを備えることを特
徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7861588A JP2818414B2 (ja) | 1988-03-30 | 1988-03-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7861588A JP2818414B2 (ja) | 1988-03-30 | 1988-03-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01248824A JPH01248824A (ja) | 1989-10-04 |
| JP2818414B2 true JP2818414B2 (ja) | 1998-10-30 |
Family
ID=13666792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7861588A Expired - Fee Related JP2818414B2 (ja) | 1988-03-30 | 1988-03-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2818414B2 (ja) |
-
1988
- 1988-03-30 JP JP7861588A patent/JP2818414B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01248824A (ja) | 1989-10-04 |
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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