JPS6321932B2 - - Google Patents
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- JPS6321932B2 JPS6321932B2 JP55012516A JP1251680A JPS6321932B2 JP S6321932 B2 JPS6321932 B2 JP S6321932B2 JP 55012516 A JP55012516 A JP 55012516A JP 1251680 A JP1251680 A JP 1251680A JP S6321932 B2 JPS6321932 B2 JP S6321932B2
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- 239000000700 radioactive tracer Substances 0.000 claims description 15
- 230000004044 response Effects 0.000 claims description 3
- 230000010365 information processing Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000008054 signal transmission Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0766—Error or fault reporting or storing
- G06F11/0772—Means for error signaling, e.g. using interrupts, exception flags, dedicated error registers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
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- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
本発明は情報処理装置の障害情報を得る目的で
用いられるステージトレーサに関する。
用いられるステージトレーサに関する。
ステージトレーサは、情報処理装置の内部信号
の時刻毎の変化状態を記憶装置に記録し、障害発
生等の異常現象が発生したときにこの記憶装置へ
の書込みを停止して記憶装置の内容を出力するこ
とにより、障害発生要因を分析するための障害情
報を提供する。
の時刻毎の変化状態を記憶装置に記録し、障害発
生等の異常現象が発生したときにこの記憶装置へ
の書込みを停止して記憶装置の内容を出力するこ
とにより、障害発生要因を分析するための障害情
報を提供する。
従来のステージトレーサは、情報処理装置の各
部に散在する内部信号（被観測信号）をその発生
元から信号線を通じ記憶装置まで伝送する構成を
採つている。つまり、記憶装置は情報処理装置内
の１個所に集中して設けられ、ここに全ての内部
信号を一旦集めてから記憶する。一般に記憶装置
の容量は数百語（約100ビツト／語）である。
部に散在する内部信号（被観測信号）をその発生
元から信号線を通じ記憶装置まで伝送する構成を
採つている。つまり、記憶装置は情報処理装置内
の１個所に集中して設けられ、ここに全ての内部
信号を一旦集めてから記憶する。一般に記憶装置
の容量は数百語（約100ビツト／語）である。
かかる構成では次のような問題があり、その改
善が望まれている。すなわち、内部信号を記憶装
置に導くための信号線の本数（したがつて回路パ
ツケージのピン数も）が例えば100本以上にも達
し、実装上およびコスト的に不利である。各内部
信号を伝送する信号線の長さがかなり長くなり、
またその長さが内部信号毎に（その発生元の位置
によつて）相違するため、内部信号を信号線に乗
せる前にアンプゲートを通す必要があり、また内
部信号毎に位相調整用のフリツプフロツプ等を設
けて全内部信号を同一の書込みタイミングに合せ
る等の処置が必要となる。このように、内部信号
の伝送系のコストが増大してしまう。さらに、長
い信号線を伝送する関係上、内部信号の一時的な
ノイズ等を正しく記録できないことがある。
善が望まれている。すなわち、内部信号を記憶装
置に導くための信号線の本数（したがつて回路パ
ツケージのピン数も）が例えば100本以上にも達
し、実装上およびコスト的に不利である。各内部
信号を伝送する信号線の長さがかなり長くなり、
またその長さが内部信号毎に（その発生元の位置
によつて）相違するため、内部信号を信号線に乗
せる前にアンプゲートを通す必要があり、また内
部信号毎に位相調整用のフリツプフロツプ等を設
けて全内部信号を同一の書込みタイミングに合せ
る等の処置が必要となる。このように、内部信号
の伝送系のコストが増大してしまう。さらに、長
い信号線を伝送する関係上、内部信号の一時的な
ノイズ等を正しく記録できないことがある。
第１図は前述した如き従来のステージトレーサ
の一例を示す概略構成図である。
の一例を示す概略構成図である。
図において、パツケージ７内に存在する内部信
号(1)はタイミング位相調整用フリツプフロツプ１
及びアンプゲート２を介してボード上に取出さ
れ、ボード上からケーブル用パツケージ８に取入
れられ、ケーブルを伝送され、記憶装置側のケー
ブル用パツケージ９からボードに取出され、記憶
装置パツケージ１０に取込まれる。パツケージ１
０に取込まれた内部信号(1)は書込みレジスタ４に
セツトされた後、記憶素子５に書込まれる。一
方、パツケージ１１内の内部信号(2)はレジスタ４
のセツトタイミングとの位相関係が都合が良いた
め、位相調整フリツプフロツプは不要となるが、
アンプゲート６を介してパツケージ１１から取出
され、ケーブル用パツケージ１２からケーブルを
通じて記憶装置パツケージ１０に送られ、書込み
レジスタ４を介して記憶素子５に書込まれる。他
の図示しないパツケージ内の内部信号も同様にし
て記憶素子５に書込まれる。
号(1)はタイミング位相調整用フリツプフロツプ１
及びアンプゲート２を介してボード上に取出さ
れ、ボード上からケーブル用パツケージ８に取入
れられ、ケーブルを伝送され、記憶装置側のケー
ブル用パツケージ９からボードに取出され、記憶
装置パツケージ１０に取込まれる。パツケージ１
０に取込まれた内部信号(1)は書込みレジスタ４に
セツトされた後、記憶素子５に書込まれる。一
方、パツケージ１１内の内部信号(2)はレジスタ４
のセツトタイミングとの位相関係が都合が良いた
め、位相調整フリツプフロツプは不要となるが、
アンプゲート６を介してパツケージ１１から取出
され、ケーブル用パツケージ１２からケーブルを
通じて記憶装置パツケージ１０に送られ、書込み
レジスタ４を介して記憶素子５に書込まれる。他
の図示しないパツケージ内の内部信号も同様にし
て記憶素子５に書込まれる。
本発明の目的は、叙上の如き従来の欠点を解消
できるステージトレーサを提供することにある。
本発明のステージトレーサは複数のトレース単位
部とそれらの共通制御部とからなる分散形の構成
であり、被観測信号は各トレース単位部内の記憶
素子に直接書込まれる。各トレース単位部におけ
る記憶素子の書込みと読出しは、共通制御部から
の制御信号に応答して個々のトレース単位部内に
ある読出し書込み制御論理で行う。
できるステージトレーサを提供することにある。
本発明のステージトレーサは複数のトレース単位
部とそれらの共通制御部とからなる分散形の構成
であり、被観測信号は各トレース単位部内の記憶
素子に直接書込まれる。各トレース単位部におけ
る記憶素子の書込みと読出しは、共通制御部から
の制御信号に応答して個々のトレース単位部内に
ある読出し書込み制御論理で行う。
かかる本発明による分散形ステージトレーサ
は、近年の半導体技術の進歩によつて容易かつ低
廉に実現できる。すなわち、個々のトレース単位
部（記憶素子とその読出し書込み制御論理）を１
チツプ上に実現し、このチツプを情報処理装置内
の観測すべき内部信号の存在するパツケージ上に
一般の論理素子と同様に搭載する。このようにす
れば、アンプゲートや位相調整用フリツプフロツ
プを介することなく、内部信号を記憶素子に直接
入力して記憶させることができ、内部信号を忠実
に記録できるとともにコスト的にも有利である。
また各トレース単位部と共通制御部との間の信号
線は、読み書き制御用の信号線と全トレース単位
部に共通のデータバスだけとなり、従来に比べて
はるかに少なくできる。特に、データバスは最少
１本で足りる。また各トレース単位部内に読出し
書込み制御論理を内蔵してあるため、共通制御部
からの読み書き制御用信号線の本数も少なくて済
む。このように、内部信号の伝送用に100本前後
の信号線を必要とした従来のステージトレーサに
比べ、本発明の分散形ステージトレーサは信号線
の本数を大幅に減少でき、したがつてパツケージ
のピン数も減少できる。
は、近年の半導体技術の進歩によつて容易かつ低
廉に実現できる。すなわち、個々のトレース単位
部（記憶素子とその読出し書込み制御論理）を１
チツプ上に実現し、このチツプを情報処理装置内
の観測すべき内部信号の存在するパツケージ上に
一般の論理素子と同様に搭載する。このようにす
れば、アンプゲートや位相調整用フリツプフロツ
プを介することなく、内部信号を記憶素子に直接
入力して記憶させることができ、内部信号を忠実
に記録できるとともにコスト的にも有利である。
また各トレース単位部と共通制御部との間の信号
線は、読み書き制御用の信号線と全トレース単位
部に共通のデータバスだけとなり、従来に比べて
はるかに少なくできる。特に、データバスは最少
１本で足りる。また各トレース単位部内に読出し
書込み制御論理を内蔵してあるため、共通制御部
からの読み書き制御用信号線の本数も少なくて済
む。このように、内部信号の伝送用に100本前後
の信号線を必要とした従来のステージトレーサに
比べ、本発明の分散形ステージトレーサは信号線
の本数を大幅に減少でき、したがつてパツケージ
のピン数も減少できる。
次に図面によつて本発明による分散形ステージ
トレーサの一実施例を説明する。
トレーサの一実施例を説明する。
第２図は本発明にかかる分散形ステージトレー
サの構成図である。２１，２２はそれぞれトレー
ス単位部で、情報処理装置内の観測すべき内部信
号または信号群(1)，(2)の存在するパツケージ２
６，２７上に搭載されている。尚、トレース単位
部は説明の便宜上２つのみ示してあるが、実際に
はより多数のトレース単位部が必要とされるのが
普通である。パツケージ３０上に搭載された共通
制御部２３と各トレース単位部２１，２２は、ケ
ーブル用パツケージ２８，２９を介し制御信号線
群２５とデータバスとしての１本（または複数
本）の信号線２４によつて接続される。
サの構成図である。２１，２２はそれぞれトレー
ス単位部で、情報処理装置内の観測すべき内部信
号または信号群(1)，(2)の存在するパツケージ２
６，２７上に搭載されている。尚、トレース単位
部は説明の便宜上２つのみ示してあるが、実際に
はより多数のトレース単位部が必要とされるのが
普通である。パツケージ３０上に搭載された共通
制御部２３と各トレース単位部２１，２２は、ケ
ーブル用パツケージ２８，２９を介し制御信号線
群２５とデータバスとしての１本（または複数
本）の信号線２４によつて接続される。
各トレース単位部２１，２２は数語の記憶素子
とその読出し書込み制御論理から成る。各トレー
ス単位部に対する書込み指令や読出し指令は、制
御信号線群２５を通じて共通制御部２３から出さ
れる。内部信号(1)，(2)はそれぞれトレース単位部
２１，２２に直接入力される。伝送線を介さない
ため、アンプゲートや位相調整用フリツプフロツ
プ等を介在させる必要はない。各トレース単位２
１，２２内の記憶素子の内容は、共通制御部２３
の制御にしたがつて１ビツトずつシリアルにデー
タバス２４に読出される。共通制御部２３は、デ
ータバス２４上のデータビツトをステージトレー
サの１語に編集して外部に出力する。
とその読出し書込み制御論理から成る。各トレー
ス単位部に対する書込み指令や読出し指令は、制
御信号線群２５を通じて共通制御部２３から出さ
れる。内部信号(1)，(2)はそれぞれトレース単位部
２１，２２に直接入力される。伝送線を介さない
ため、アンプゲートや位相調整用フリツプフロツ
プ等を介在させる必要はない。各トレース単位２
１，２２内の記憶素子の内容は、共通制御部２３
の制御にしたがつて１ビツトずつシリアルにデー
タバス２４に読出される。共通制御部２３は、デ
ータバス２４上のデータビツトをステージトレー
サの１語に編集して外部に出力する。
上記の各トレース単位部の具体的構成の一例を
第３図に示し説明する。
第３図に示し説明する。
１０４は記憶素子であり、その読出し書込み制
御論理としてアドレスレジスタ１０１、ビツト選
択レジスタ１０２、アンド回路１０３、＋１回路
１０５、マルチプレクサ１０６が設けられてい
る。アンド回路１０３には制御信号線群２５の書
込みモード線１１１と書込みタイミング線１０８
が入力され、またアドレスレジスタ１０１および
ビツト選択レジスタ１０２にはアドレス線１０７
が入力されている。マルチプレクサ１０６の出力
はデータバス２４に接続されている。
御論理としてアドレスレジスタ１０１、ビツト選
択レジスタ１０２、アンド回路１０３、＋１回路
１０５、マルチプレクサ１０６が設けられてい
る。アンド回路１０３には制御信号線群２５の書
込みモード線１１１と書込みタイミング線１０８
が入力され、またアドレスレジスタ１０１および
ビツト選択レジスタ１０２にはアドレス線１０７
が入力されている。マルチプレクサ１０６の出力
はデータバス２４に接続されている。
書込みモード時は、書込みモード線１１１に
“１”信号が与えられ、また当該トレース単位部
における内部信号（群）１０９の確定時間によつ
て決まる最適タイミングでタイミング線１０８に
パルスが供給される。これによつて、アンド回路
１０３から記憶素子１０４に対して書込みパルス
が供給され、内部信号（群）１０９が記憶素子１
０４に順次書込まれる。この際、記憶素子１０４
の書込み（読出し）アドレスを指定するアドレス
レジスタ１０１の内容は＋１回路１０５によつて
逐次プラス１される。
“１”信号が与えられ、また当該トレース単位部
における内部信号（群）１０９の確定時間によつ
て決まる最適タイミングでタイミング線１０８に
パルスが供給される。これによつて、アンド回路
１０３から記憶素子１０４に対して書込みパルス
が供給され、内部信号（群）１０９が記憶素子１
０４に順次書込まれる。この際、記憶素子１０４
の書込み（読出し）アドレスを指定するアドレス
レジスタ１０１の内容は＋１回路１０５によつて
逐次プラス１される。
このようにして、情報処理装置が正常に動作し
ている期間中、各トレース単位部では内部信号
（群）１０９が記憶素子１０４に順次書込まれ、
記憶素子１０４内にはその記憶容量に依存して決
まる一定時間内の内部信号情報が保存される。
ている期間中、各トレース単位部では内部信号
（群）１０９が記憶素子１０４に順次書込まれ、
記憶素子１０４内にはその記憶容量に依存して決
まる一定時間内の内部信号情報が保存される。
情報処理装置の異常等が検出されると、共通制
御部２３は書込みモード線１１１を“０”にし、
読出しモードに切替える。読出しモードでは、共
通制御部２３からアドレス線１０７を通じてビツ
トシリアルに送られるアドレス情報がアドレスレ
ジスタ１０１とビツト選択レジスタ１０２に順次
セツトされる。記憶素子１０４のアドレスレジス
タ１０１の内容で指定されるアドレスの内容がマ
ルチプレクサ１０６に読出される。マルチプレク
サ１０６は読出されたデータからビツト選択レジ
スタ１０２で指定される１ビツトを選択してデー
タバス２４に出力する。
御部２３は書込みモード線１１１を“０”にし、
読出しモードに切替える。読出しモードでは、共
通制御部２３からアドレス線１０７を通じてビツ
トシリアルに送られるアドレス情報がアドレスレ
ジスタ１０１とビツト選択レジスタ１０２に順次
セツトされる。記憶素子１０４のアドレスレジス
タ１０１の内容で指定されるアドレスの内容がマ
ルチプレクサ１０６に読出される。マルチプレク
サ１０６は読出されたデータからビツト選択レジ
スタ１０２で指定される１ビツトを選択してデー
タバス２４に出力する。
本発明の分散形ステージトレーサは以上に詳述
した如き構成であり、情報処理装置の内部信号を
忠実に記録可能であるとともに、コストの引下げ
も容易に達成できる等の効果を奏する。
した如き構成であり、情報処理装置の内部信号を
忠実に記録可能であるとともに、コストの引下げ
も容易に達成できる等の効果を奏する。
第１図は従来のステージトレーサの構成図、第
２図は本発明による分散形ステージトレーサの一
実施例の構成図、第３図は第２図中のトレース単
位部の具体的構成の一例を示すブロツク図であ
る。 ２１，２２……トレース単位部、２３……共通
制御部、２４……データ信号線（データバス）、
２５……制御信号群、１０１……アドレスレジス
タ、１０２……ビツト選択レジスタ、１０３……
アンドゲート、１０４……記憶素子、１０６……
マルチプレクサ。
２図は本発明による分散形ステージトレーサの一
実施例の構成図、第３図は第２図中のトレース単
位部の具体的構成の一例を示すブロツク図であ
る。 ２１，２２……トレース単位部、２３……共通
制御部、２４……データ信号線（データバス）、
２５……制御信号群、１０１……アドレスレジス
タ、１０２……ビツト選択レジスタ、１０３……
アンドゲート、１０４……記憶素子、１０６……
マルチプレクサ。
Claims (1)
- 【特許請求の範囲】 １ 被観測信号が書込まれる記憶素子とその読出
し書込み制御論理をそれぞれ含み、相互に物理的
に独立した複数のトレース単位部と、 上記複数のトレース単位部と物理的に独立しか
つ上記複数のトレース単位部と信号線で電気的に
接続され、各トレース単位部内の読出し書込み制
御論理に対して所要の制御信号を供給するための
共通制御部と、 上記複数のトレース単位部を共通に上記共通制
御部に接続する共通データバスと、 を有し、 上記トレース単位部内の読出し書込み制御論理
は、読出し時、上記記憶素子から読出された内容
をビツト選択して出力する選択手段と、上記共通
制御部から与えられる上記制御信号により上記選
択手段にビツト選択アドレスを与えるアドレス手
段を含み、 上記共通制御部からの制御信号に応答して上記
トレース単位部の読出し書込み制御論理は被観測
信号を対応する記憶素子にそれぞれ書込み、また
記憶素子の内容を順次ビツト選択して上記共通デ
ータバスを介して順次上記共通制御部に送出する
ようにして成るステージトレーサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1251680A JPS56110162A (en) | 1980-02-06 | 1980-02-06 | Stage tracer |
| US06/231,900 US4380058A (en) | 1980-02-06 | 1981-02-05 | Stage tracer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1251680A JPS56110162A (en) | 1980-02-06 | 1980-02-06 | Stage tracer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56110162A JPS56110162A (en) | 1981-09-01 |
| JPS6321932B2 true JPS6321932B2 (ja) | 1988-05-10 |
Family
ID=11807506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1251680A Granted JPS56110162A (en) | 1980-02-06 | 1980-02-06 | Stage tracer |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4380058A (ja) |
| JP (1) | JPS56110162A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5860363A (ja) * | 1981-10-06 | 1983-04-09 | Nec Corp | 論理装置の動作履歴記憶方式 |
| EP0306244B1 (en) * | 1987-09-04 | 1995-06-21 | Digital Equipment Corporation | Fault tolerant computer system with fault isolation |
| JP2789900B2 (ja) * | 1991-11-22 | 1998-08-27 | 日本電気株式会社 | 状態履歴記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5637573A (en) * | 1979-09-04 | 1981-04-11 | Nec Corp | Integrated circuit with tracer memory |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5847467Y2 (ja) * | 1978-11-08 | 1983-10-29 | 富士通株式会社 | 情報取得回路 |
-
1980
- 1980-02-06 JP JP1251680A patent/JPS56110162A/ja active Granted
-
1981
- 1981-02-05 US US06/231,900 patent/US4380058A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5637573A (en) * | 1979-09-04 | 1981-04-11 | Nec Corp | Integrated circuit with tracer memory |
Also Published As
| Publication number | Publication date |
|---|---|
| US4380058A (en) | 1983-04-12 |
| JPS56110162A (en) | 1981-09-01 |
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