JPS63133124A - トランスジューサ・アレー用の放電保護回路網 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、一般には薄膜トランジスタ回路によって制御
される大面積トランスジューサ・アレーを、静電気の放
電によって起きる望ましくない高電圧効果から保護する
装置、より詳細には放電が起きたときトランスジューサ
・アレーのすべてのエレメントの電位を等化するための
装置に関するものである。

発明が解決しようとする問題点 エレクトロニクスの分野においては、静電気によってＩ
Ｃ素子が重大な損傷を受ける可能性のあることは、よく
知られている。電荷の発生は、物体内の電子の転移（分
極）またはある物体から別の物体への電子の転移（導電
帯電）で生じ、通常は物体の相互作用による。電荷の量
は、主として、物体を構成している物質の大きさ、形状
、組成、電気的性質によって決まる。製造工場において
直面する静電荷の主な発生源は、基本的に人間と絶縁体
との相互作用である。一般に、カーペットやビニール床
の上を歩いたり、いろいろな素材を手で扱ったり、こす
ったり、離したりすると、静電荷が発生し、それが転移
して、その人間を帯電させる。帯電した人間が、敏感な
電子部品を手で扱ったり、または近くにくると、接触に
よる直接放電、または帯電した人間を取り囲んている静
電界の影響を受けて、部品が故障する可能性がある。典
型的な製造工場においては、無防備の作業員と電子部品
との間に、１．５，０００　Ｖの電圧が発生するのは、
それほど珍しいことではない。

一般に、電圧に敏感な部品は、絶縁層の絶縁破壊のため
故障する。トランジスタ（ＭＯＳＦＥＴまたはＴＦＴ）
において、絶縁破壊は、通常、ゲート誘電体を越えて生
じる。基板上の素子数を増すために、主サイズを縮小す
ると、トランジスタは、より小さい放電でも損傷を受け
やすくなる。これらの放電により、破局的な損傷を受け
たり、あるいはトランジスタの動作特性が仕様値から変
化することがある。絶縁耐力を越えると、絶縁物に突抜
は現象が生じ、低抵抗短絡状態になる。静電荷の存在に
よって生じたゲート誘電体の高電位差は、電荷を誘電体
内に捕そくし、かつゲートから妥当なオペレーショナル
電界を遮へいする。

これらの高電圧効果からトランジスタのゲート誘電体を
保護するために、これ才で数多くの放電保護回路が開発
されている。これらの回路は、通常、入力接触パッドに
直接接続され、素子の電気的性能に干渉せず、高電圧パ
ルスを臨界破壊値以下の値まで切り下げる作用をする。

従来、これらの保護回路網は、ダイオードその他のニレ
メン１〜を含んでおり、それらに対してＩＣチップの最
上の場所を割り当てなければならない。

本発明の第１の目的は、各トランスジューサに、少なく
とも１個の薄膜トランジスタを含むアドレス回路が結合
されている形式の大面積薄膜トランスジューサ・アレー
用の簡単で安価な放電保護回路網を提供することである
。

本発明の第２の目的は、スプリアスな放電に応じてトラ
ンスジューサ・アレーのすべてのエレメントの電位を等
化する電流漏れ通路を提供することである。

問題点を解決するための手段 これらの目的は、１つの実施態様として、基板の上に、
複数のトランスジューサ・エレメントと、トランスジュ
ーサ・エレメントの状態を変更するアドレッシング回路
とが設けられている大面積１ヘランスジユーサ・アレー
を提供することで達成することができる。このアレーの
各アドレッシング回路は、少なくとも１個の薄膜トラン
ジスタを有し、放電が起きたときトランジスタのゲート
電極と他の２つの端子との間の電位を等化する電流漏れ
通路となる電気抵抗通路が、ゲート電極と他の２つの端
子の一方または両方の間に設けられている。電気抵抗通
路のオーム値は、ゲート電極と他の２つの端子間の漏れ
電流が薄膜トランジスタの正常な動作に影響を及ぼさな
いように、十分に大きな値が選ばれる。

本発明の利点は、添付図面を参照し、以下に述べる詳細
な説明を読まれれば理解することができよう。

実施例 第１図に、転倒形構造と呼ばれる周知の非晶質シリコン
（ａ−３ｉ：Ｈ）薄膜１〜ランジスタ（ＴＦＴ：ｔｈｉ
ｎｆｉｌｍ　ｔｒａｎｓｉｓｔｅｒ）１０を示す。この
薄膜１〜ランジスタ１０は、ガラス、セラミック、また
は非晶質シリコンＴＰＴ処理温度範囲（＜３５０°Ｃ）
において、適度な平滑度と平面度を保つ他の適当な絶縁
材料で作られた基板１２、その基板の上に置かれた、Ｃ
ｒ、ＮｉＣｒ、その他の適当な材料の薄層で作られた、
一般に厚さが５００〜１０００オングストロームのゲー
）〜電極１４、そのゲート電極の上に置かれた、一般に
厚さが数千オンゲス）・ロームの窒化シリコン層のゲー
ト誘電体１６、厚さが数百から数千オングストロームの
ａ−Ｓｉ　：Ｈ電荷輸送層１８、薄いｎ＋　ａ−Ｓｉ：
１１層２０と、厚さが約１ミクロンの＾１接触層２２と
薄いａ−Ｓｉ：８層２０とで作られたソース端子電極２
４とドレン端子電極２６、パッシベーション用チャンネ
ル領域内のａ−Ｓｉ：１層の上に蒸着された第２の窒化
シリコン層２８、で構成されている。ソース端子電極２
４とドレン端子電極２６の間と同様に、トランジスタの
ゲートが電源に接続されていないとき、すなわちゲート
電極が浮動しているときは、ａ−３ｉ：Ｈ半導体層１８
を通る電流漏れ通路が存在す゛　る。したがって、ソー
ス電極またはドレン電極のどちらかへ放電があると、そ
の電流漏れ通路は、電荷が他の電極へ移動することを許
すので、それらの電位が等化される。実際には、電流が
ゲート誘電体を越えて流れることができないから、ゲー
ト電極へ放電が起きると、大量の電荷がゲート電極に蓄
積され、この結果、ゲート誘電体をはさんでソース電極
とドレン電極のどちらか一方または両方との間に非常に
大きな電位差が発生する。これは、特に、ゲート電極が
浮動していて、蓄積された静電荷をドレンすることがで
きない場合にいえる。そのとき、ゲート誘電体の両側に
生じた非常に大きな電位差によって、前に述べたような
損傷が生じることがある。

静電気の放電による薄膜トランジスタ１０の損傷をでき
るかぎり小さくするために、本発明では、ゲート１４と
、ソース２４および（または）ドレン２６とを抵抗器３
０で連絡する高抵抗電流通路を設けている。第２（ａ）
図、第２（ｂ）図、および第２（Ｃ）図に、その代替実
施態様を示す。これらの電流通路は、ゲート誘電体１６
の両側の電位を等化することができるが、図示した３つ
の態様は、いずれの場合も、抵抗器のオーム値を慎重に
選定しなければならない。低過ぎるオーム値を選定する
と、対の抵抗器（第２（ａ）図）は、半導体層をバイパ
スして、ＴＰＴの正常な動作を妨げることがある。代わ
りに、オーム値が高過ぎると、抵抗器は、十分な速さで
静電荷を消散させることができず、ゲート誘電体に対す
る損傷を防止することができない。一般に、抵抗器のオ
ーム値は、抵抗器を通る漏れ電流によってトランスジュ
ーサ・エレメントの正常な動作が影響を受けないような
値にすべきである。抵抗の適切な選定は、各利用面にお
ける個々の回路網によらて決まる。

第３図に、米国特許第４，５８４，４９２号に開示され
ているマーキング・ヘッドの形の一次元トランスジュー
サ・アレー３２を示す。このトランスジューサ・アレー
３２は、一般に、１１″Ｘ　３／４″の大面積ガラス基
板３４、その一方の縁に沿って配置されたマーキング電
極３６、および反対側の縁に沿って配置された入力接触
パッド３８（第３図には、簡単にバス・ラインで示しで
あるが、第４図には、正確に示しである）を有する。使
用中は、外部ＩＣ駆動回路４０からマーキング情報を受
け取るため、接触パッドが接続される。多重アドレス構
造を使用すれば、６４のデータ・ライン４２と、４０の
ゲート・アドレス・ライン４４から成る１０４の入力接
触パッドによって２５６０個のマーキング電極を十分に
制御することができる。各ゲート・アドレス・ライン４
４は、上に述べた形式の１セクシヨン、６４個のＴＦＴ
　１０を制御する。エレメントすなわちマーキング電極
、ＴＦＴ、アドレス・ライン、データ・ライン、入力接
触パッドは、すべて、薄膜製造技術で絶縁基板上に集積
化して作られる。

試験、分類、検査、こん包の際に手で扱われるときや印
刷機に装着されるときのように、アレーが印刷機内で接
続されずに、浮動しているとき、＝１３− 静電荷を保有している身体にアレーが接触する可能性が
ある。思いかけず身体に蓄積された静電荷は、前に述べ
たように、アレーへ放電して１個またはそれ以上の薄膜
トランジスタを破壊または損傷させることがある。

各ＴＰＴを保護するために、各ゲート電ｆｉ１４と各ソ
ース電極２４の間に抵抗器３０が接続されている。

トランスジューサ・アレーの機能および構成によっては
、第２図に示すように、ゲート電極をドレン電極、また
はソース電極とドレン電極の両方に接続することがより
望ましいことがある。ここでは便宜上、トランスジュー
サ・エレメントに直結されているＴＰＴの端子は、ドレ
ン電極と識別しである。第３図のトランスジューサ・ア
レーの場合は、トランスジューサが、米国特許第４，５
８４，５９２号に記載されているプリンタのマーキング
電極３６であり、各マーキング電極は、全作動時間の間
に蓄積した電荷を保有しているはずであるから、ドレン
電極とゲート電極との間に電流漏れ通路が生じないよう
に注意しなければならない。したかって、ドレン電極と
ゲーＩ〜電極を抵抗器３０で連絡することは望ましくな
いであろう。

第３図の実施例は、ＴＰＴを静電気の放電による損傷か
ら保護する作用は満足に行うが、最適の解決策ではない
。その理由は、高解像度マーキング・ヘッド　アレーを
製作するとき不足する貴重な最上の場所を抵抗器３０が
占めるからである。その上、マーキング・ヘッド・アレ
ーは、より複雑な駆動回路、たとえば多機能動作を想定
した駆動回路を備えているから、それらの駆動回路は、
各マーキング電極に結合された数個のトランジスタを含
んでおり、各１〜ランジスタに抵抗器を付けることはや
っかいである。

したがって、本発明を第３図の実施例のようにするので
なく、それよりもはるかに簡単な方法を第４図の実施例
に示す。マーキング・ヘッド・アレー３２の一方の縁に
沿って延びている全入力接触パッド３８に、接触パッド
の列と同じ広がりを有し、それらに電気的に接触してい
る電気抵抗ストリップ４６を連結して、接触パッド間抵
抗器を形成すれば、同じ結果を得ることができる。これ
により、全データ・ライン４２と全グーＩ〜・アドレス
・ライン４４とが接続されるのて、１つまたはそれ以上
のラインに蓄積している静電荷は、アレー全体にわたっ
て迅速に漏出し、全エレメントの電位が等化される。

この構造の２つの主な利点は、第１に、電気抵抗ストリ
ップ４６は、ｎ＋　ａ−５ｉ：）Ｉソース層とドレン層
のデボジッションと同時に作れることである。

第２に、電気抵抗ストリップは、基板上の最上の場所で
ない所に置かれることである。もし所望ならば、他の層
と一致させ、それらと同時にデポジットするために、電
気抵抗スＩ・リップを薄くドープした、またはドープし
ないａ−Ｓｉ：ｔｌで作ってもよいことを理解されたい
。ｎ＋　ａ−Ｓｉ：Ｈは、その抵抗率が約１０２Ω−ｃ
ｍで、薄膜の形で１０７〜１０９Ωの抵抗器を作ること
は容易であるから、特に魅力がある。

実際の放電保護回路網は、接触パッド間抵抗が５〜１０
０　ＭΩの電気抵抗ストリップを用いて作ることができ
る。接触パッド間抵抗器のオーム値は、望ましくない静
電気の放電による損傷を防止するために迅速に電荷をリ
ークさせることができる程度に低く、かつ使用中、ある
接触パッド上の電圧レベルがその隣の接触パッド上の電
圧レベルによって影響されることがない程度に高い値に
選定しなければならない。マーキング・ヘッド・アレー
を駆動するために使用される外部ＩＣチップの出力イン
ピーダンス（数にΩ程度）はかなり低いから、隣接する
接触パッドを大きな接触パッド間抵抗器（数ＨΩ程度）
で相互に連絡した場合、異なる電圧において、隣接する
接触パッドの間に重大な漏話はない。一般に、オーム値
は、外部駆動回路の出力インピーダンスの約１０倍以上
にすべきである。

係属中の米国特許出願箱８６１．．４７２号（１９８６
年５月９日出願、発明の名称「改良型書込みヘッドｊ）
は、各マーキング電極１〜ランスジユーサ・エレメント
を、２個の薄膜１〜ランジスタ（ＴＰＴ）から成るアド
レッシンク回路で制御するようにしたトランスシュ−サ
・アレーを開示している。本発明を、上記のトランスジ
ューサ・アレーに利用すれは、２個のＴＰＴを放電から
保護することができよう。

上記の保護回路網と同じ手法を、第５（ａ）図および第
５（ｂ）図に示した二次元１〜ランスジユーサ・アレー
４８にも使用することができる。この実施例においては
、ディスプレイ・パネル５６の各画素の液晶物質の向き
を制御するディスプレイ電極５０の直交配列が、大きな
絶縁基板５２の」二に配置されている。各ディスプレイ
電極の状態は、ＴＰＴ　５８によって制御される。各Ｔ
ＰＴ　５８は、そのソース電極６２に接続されたデータ
　ライン６０を通じてデータ信号を受け取り、そのグー
１〜電極６６に接続されたゲ−１−・ライン６４を通じ
てアドレス信号を受け取る。

ゲート電圧がトランジスタをターンオンすると、電流が
ソース電極６２からドレン電極６８へ流れ、さらにディ
スプレイ電極５０へ流れる。全ソース・ライン（Ｓｌか
らＳ、）および全ゲート・ライン（Ｇ１からＧＮ）は、
適当な抵抗器、たとえばｎ＋　ａ−Ｓｉ：）ｌ電気抵抗
ス１ヘリツブ７０に接続されている。前に述べた抵抗値
選択の原理により、保護回路網は、すべてのスイッチン
グ・トランジスタのゲート誘電体を放電から保護する働
きをし、それらの正常な動作には何の影響も及ぼさない
。

以上説明した実施例は、例として記載しただけであり、
細部構造および部品の組合せや配列について、特許請求
の範囲に記載した発明の精神および範囲内で、数多くの
変更を行いうろことを理解されたい。

【図面の簡単な説明】

第１図は、薄膜トランジスタの側面図、第２（ａ）図は
、ゲート電極が抵抗器によってソース端子電極とドレン
端子電極の双方に接続されている薄膜トランジスタの略
図、 第２（ｂ）図は、ゲート電極が抵抗器によってドレン端
子電極に接続されている薄膜トランジスタの略図、 第２（ｃ）図は、ゲート電極が抵抗器によってソース端
子電極に接続されている薄膜トランジスタの略図、 第３図は、大面積一次元トランスジューサ・アレーにつ
いての本発明の１つの実施例の略図、第４図は、大面積
一次元トランスジューサ・アレーについての本発明のも
う１つの実施例の略図、第５（ａ）図は、大面積二次元
トランスジューサ・アレーについての本発明の実施例の
略図、第５（ｂ）図は、第５（ａ）図のトランスジュー
サ・アレーによって制御される液晶ディスプレイの断面
図である。 符号の説明 １０・・・薄膜トランジスタ（ＴＰＴ）、１２・・・基
板、　　　　　　　１４・・・ゲート電極、１６・・・
ゲート誘電体、　　１８・・・電荷輸送層、２Ｏ−−−
ｎ＋　ａ−３ｉ：１層、　　２２−、＾１接触層、２４
・・・ソース、　　　　　２６・・・ドレン、２８・・
・窒化シリコン層、　３０・・・抵抗器、３２・・・一
次元トランスジューサ・アレー、３４・・・ガラス基板
、　　　３６・・・マーキング電極、３８・・・入力接
触パッド、　４０・・・外部ＩＣ駆動回路、４２・・・
データ・ライン、　４４・・・ゲート・ライン、４６・
・・電気抵抗ストリップ、 ４８・・・二次元トランスジューサ・アレー、５０・・
・ディスプレイ電極、５２・・・絶縁基板、５６・・・
ディスプレイ・パネル、 ５８・・・ＴＦＴ、　　　　　　６０・・・データ・ラ
イン、６２・・・ソース電極、　　　６４・・・ゲート
・ライン、６６・・・ゲート電極、　　　６８・・・ド
レン電極、７０・・・電気抵抗ストリップ。 Ｆ／に、　／

Claims (10)

【特許請求の範囲】
1. （１）複数のトランスジューサ・エレメントと、前記各
   トランスジューサ・エレメントに結合され前記トランス
   ジューサ・エレメントの状態を変更する薄膜アドレッシ
   ング回路とが設けられた基板を有し、前記各アドレッシ
   ング回路は、互いに間隔をおいて半導体層に接して配置
   されたソース端子電極とドレン端子電極、および前記半
   導体層からゲート誘電体によって隔てられ、前記ソース
   端子電極から前記ドレン端子電極への電流を前記半導体
   層を介して制御するように配置されたゲート電極を持つ
   少なくとも１個の薄膜トランジスタを有する形式の大面
   積トランスジューサ・アレー用の放電保護回路網であっ
   て、 前記アドレッシング回路に接続され、前記薄膜トランジ
   スタの正常な動作に影響を及ぼすことなく、静電気の放
   電が起きたとき、すべての前記ゲート誘電体の電位を等
   化する電流漏れ通路となる抵抗器手段を備えていること
   を特徴とする放電保護回路網。
2. （２）前記抵抗器手段は、前記各ゲート電極と前記薄膜
   トランジスタの少なくとも１つの関連端子電極との間に
   接続されていることを特徴とする特許請求の範囲第１項
   記載の放電保護回路網。
3. （３）前記抵抗器手段は、前記ゲートと前記薄膜トラン
   ジスタの前記ソース端子電極および前記ドレン端子電極
   の双方に接続されていることを特徴とする特許請求の範
   囲第２項記載の放電保護回路網。
4. （４）前記トランスジューサ・アレーは、前記トランス
   ジューサ・エレメントの状態を制御する前記アドレッシ
   ング回路に接続され、外部信号を受け取る複数の入力接
   触パッドを備えており、前記抵抗器手段は、前記入力接
   触パッドのそれぞれを連結していることを特徴とする特
   許請求の範囲第１項記載の放電保護回路網。
5. （５）電気抵抗ストリップが、すべての前記入力接触パ
   ッドを横断して伸びており、前記抵抗器手段は、前記電
   気抵抗ストリップの接触パッド間部分から成ることを特
   徴とする特許請求の範囲第４項記載の放電保護回路網。
6. （６）前記薄膜トランジスタは、非晶質シリコンで作ら
   れ、前記抵抗器手段は、ｎ＋非晶質シリコンで作られて
   いることを特徴とする特許請求の範囲第５項記載の放電
   保護回路網。
7. （７）前記トランスジューサ・エレメントは、一次元に
   延びており、前記基板の一方の縁に沿って設けられたマ
   ーキング電極であることを特徴とする特許請求の範囲第
   １項または第５項記載の放電保護回路網。
8. （８）前記トランスジューサ・エレメントは、二次元に
   延びており、前記基板の表面に直交して設けられたディ
   スプレイ電極であることを特徴とする特許請求の範囲第
   １項または第５項記載の放電保護回路網。
9. （９）複数のトランスジューサ・エレメントと、前記各
   トランスジューサ・エレメントに結合され前記トランス
   ジューサ・エレメントの状態を変更する、少なくとも１
   個の薄膜トランジスタを有する薄膜アドレッシング回路
   と、前記アドレッシング回路に接続され、外部駆動回路
   から信号を受け取る複数の入力接触パッドとが設けられ
   た基板を有し、前記外部駆動回路によって駆動される形
   式の大面積トランスジューサ・アレー用の放電保護回路
   網であって、 前記入力接触パッドに接続され、前記アレーのどれかの
   エレメントへ放電が起きたとき、前記アレーのすべての
   エレメントの電位を等化する電流漏れ通路となる抵抗器
   手段を備え、前記抵抗器手段のオーム値は、少なくとも
   、前記入力接触パッドに接続された前記外部駆動回路の
   出力インピーダンスより大きいことを特徴とする放電保
   護回路網。
10. （１０）複数のトランスジューサ・エレメントと、前記
    各トランスジューサ・エレメントに結合され前記トラン
    スジューサ・エレメントの状態を変更する、少なくとも
    １個の薄膜トランジスタを有する薄膜アドレッシング回
    路とが設れられた基板を有する形式の大面積トランスジ
    ューサ・アレー用の放電保護回路網であって、 前記アドレッシング回路に接続され、前記アレーのどれ
    かのエレメントへ放電が起きたとき、前記アレーのすべ
    てのエレメントの電位を等化する電流漏れ通路となる抵
    抗器手段を備えていることを特徴とする放電保護回路網
    。