JPWO2020103909A5

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Publication number: JPWO2020103909A5
Application number: JP2020552757A
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Publication date: 2022-11-22

Description

一態様は、アレイ基板を提供する。前記アレイ基板は、ベース基板、少なくとも１本の第１信号線、少なくとも１本の第２信号線、及び少なくとも１つの静電気放電保護素子を備える。前記少なくとも１本の第１信号線と少なくとも１本の第２信号線は、前記ベース基板の第１側に配置されている。前記少なくとも１つの静電気放電保護素子は、前記ベース基板の第１側に配置され、前記少なくとも１つの静電気放電保護素子のうちの各々の静電気放電保護素子は、第１電極、第２電極、及び絶縁媒体を含む。前記第１電極は、前記少なくとも１本の第１信号線のうちの１本の第１信号線に結合され、前記第２電極は、前記少なくとも１本の第２信号線のうちの１本の第２信号線に結合され、絶縁媒体は、前記第１電極と前記第２電極との間に配置され、前記絶縁媒体は、前記第１電極と前記第２電極との間に静電気放電容量を形成するように構成されている。ここで、前記静電気放電保護素子は、結合された第１信号線及び第２信号線のうちの一方における静電荷を他方に放電するように配置されている。

幾つかの実施例において、前記少なくとも１本の第１信号線は、少なくとも１本のテスト制御線を含み、前記少なくとも１本の第２信号線は、少なくとも１本のテスト信号線を含む。前記少なくとも１本のテスト制御線のうちの各々のテスト制御線は、テスト制御信号を前記アレイ基板に送信するように配置されている。前記少なくとも１本のテスト信号線のうちの各々のテスト信号線は、テスト信号を前記アレイ基板に送信するように配置されている。

幾つかの実施例において、前記少なくとも２つの静電気放電保護素子は、少なくとも１組に分けられ、各々の組は、２つの静電気放電保護素子を含み、前記２つの静電気放電保護素子は、それぞれ第１静電気放電保護素子と第２静電気放電保護素子である。前記第１静電気放電保護素子の第１電極及び前記第２静電気放電保護素子の第１電極は、同じ第１ビアを介して同じ第１信号線に結合されている。

アレイ基板は、ゲート線、データ線、クロック信号線、共通電圧信号線、及びレベル信号線など数本の信号線を備え、表示装置の製造、輸送及び使用過程において、前記数本の信号線には、静電気が蓄積された可能性がある。前記数本の信号線のうちの少なくとも１つを少なくとも１本の第１信号線とし、前記数本の信号線のうちの少なくとも他の１つを少なくとも１本の第２信号線とする。アレイ基板は、少なくとも１つの静電気放電保護回路をさらに備え、各々の静電気放電保護回路は、少なくとも１本の第１信号線のうちの１本の第１信号線、及び前記少なくとも１本の第２信号線のうちの１本の第２信号線に結合されて、第１信号線又は第２信号線における静電気を放電させるか、又は均一化させる。

静電気放電保護回路は、少なくとも２つの薄膜トランジスタを含む。例示的には、図１に示すように、この少なくとも２つの薄膜トランジスタは、それぞれ第１薄膜トランジスタＴ１及び第２薄膜トランジスタＴ２である。第１薄膜トランジスタＴ１の第１極及び制御極は、いずれも１本の第１信号線１に結合され、第２薄膜トランジスタＴ２の第１極及び制御極は、いずれも１本の第２信号線２に結合され、同時に、第１薄膜トランジスタＴ１の第１極は、第２薄膜トランジスタＴ２の第２極に結合され、第１薄膜トランジスタＴ１の第２極は、第２薄膜トランジスタＴ２の第１極に結合されている。

第１信号線１に瞬間的に大量の静電荷が蓄積された場合、第１薄膜トランジスタＴ１の制御極の電圧が上昇してオン電圧に達し、第１薄膜トランジスタＴ１がオンされ、静電荷が第１薄膜トランジスタＴ１の第１極を介してその第２極に転送して、第２信号線２に放電される。同様に、第２信号線２に瞬間的に大量の静電荷が蓄積された場合、第２薄膜トランジスタＴ２の制御極の電圧が上昇してオン電圧に達し、第２薄膜トランジスタＴ２がオンされ、静電荷が第２薄膜トランジスタＴ２の第１極を介してその第２極に転送して、第１信号線１に放電される。こうして、第１信号線１又は第２信号線２に蓄積された静電荷を放電可能とし、静電荷による表示装置の正常な動作への影響が防止されるようになる。

前記少なくとも１本の第１信号線１及び前記少なくとも１本の第２信号線２は、いずれもベース基板３の第１側即ちＡ側に配置され、第１側即ちＡ側とは反対側がベース基板３の第２側即ちＢ側である。前記少なくとも１本の第１信号線は、ベース基板３の第１側即ちＡ側に設けられた数本の信号線（例えばゲート線、データ線、レベル信号線）のうちの少なくとも１つであり、前記少なくとも１本の第２信号線は、ベース基板３の第１側即ちＡ側に設けられた数本の信号線（例えばゲート線、データ線、レベル信号線）のうちの少なくとも他の１つである。前記少なくとも１本の第１信号線１及び少なくとも１本の第２信号線２には、いずれも静電気が蓄積された可能性がある。

上記の静電気の分散過程において、各々の静電気放電保護素子４の第１電極４１と第２電極４２との間には、静電気放電容量を形成し、静電気放電容量の特性を利用して静電気防護を実現する。一方では、コンデンサの両極間の電圧に急激な変化が生じないため、静電気放電容量自体が静電気の抑制効果を有する。特に大容量のコンデンサを有した回路は、静電気の放電防護までも不要である。他の一方では、静電気放電による電子回路への干渉は、主に伝導干渉と放射干渉であり、静電気そのものは広帯域信号であるため、コンデンサを利用することにより、発生した静電気を敏感回路に結合させることなく、静電荷により良い放電経路を提供することができる。従って、静電気放電容量を用いる減結合は、第１信号線１と第２信号線２の減結合能力を良好に向上させることができ、第１信号線１と第２信号線２の耐干渉性を向上させる。

第２電極４２の材料は、高ドープされた半導体材料とする。高ドープされた半導体材料の抵抗は、絶縁材料の抵抗よりはるかに小さく、且つ金属材料の抵抗よりはるかに大きいため、第２電極４２の抵抗は、絶縁媒体４３の抵抗よりはるかに小さく、且つ第１信号線１及び第２信号線２（信号線は通常金属材料製である）の抵抗よりはるかに大きく、高ドープされた半導体材料の抵抗値が絶縁材料と金属材料との間にあり、高電圧や、大電流が発生する時に、高ドープされた半導体材料の抵抗値が低下する。こうして、第１信号線１又は第２信号線２に瞬間的に大量の静電荷が蓄積されていない、又は静電荷の蓄積が少ない場合、静電気放電保護素子４は作動しない。第１信号線１又は第２信号線２に瞬間的に大量の静電荷が蓄積された時、第２電極４２に印加された電圧が比較的に高く、第２電極４２の抵抗値が低下し、導電性が強くなり、これにより第１電極４１と第２電極４２との間に静電気放電容量Ｃが形成され、第１信号線１における静電荷が第２信号線２放電線に放電され、又は第２信号線２における静電荷が第１信号線１に放電され、静電気を分散させる機能を果たす。

上記の例示において、第１接続電極４４は、第２信号線２と第２電極４２とを接続する機能を果たし、静電気放電保護素子４が動作する時、第１信号線１における静電荷を第１電極４１、第２電極４２及び第１接続電極４４を介して第２信号線２に放電するか、又は第２信号線２の静電荷を第１接続電極４４、第２電極４２及び第１電極４１を介して第１信号線１に放電することができ、静電気を分散させる機能を果たす。

上記の例示において、第２接続電極４５が第２信号線２と第２電極４２とを接続する機能を果たし、さらに、第２接続電極４５の両端以外の部分のベース基板３における正投影は、第１電極４１のベース基板３における正投影と少なくとも部分的に重なる。このため、第２接続電極４５の両端以外の部分と第１電極４１との間には、容量を形成することができる。当該容量は静電気放電容量とすることができ、静電気放電保護素子４に形成された静電気放電容量を増加することに相当する。第１信号線１に瞬間的に大量の静電荷が蓄積された場合、第１電極４１と第２電極４２との間の静電気放電容量Ｃ、及び第２接続電極４５の両端以外の部分と第１電極４１との間の静電気放電容量Ｃにより、静電荷が第１電極４１から第２電極４２及び第２接続電極４５に同時に転送され、これにより静電荷がより速く第２信号線２に放電されることになる。同様に、第２信号線２に瞬間的に大量の静電荷が蓄積された場合、静電荷がより速く第１信号線１に放電され、静電気放電保護素子４の静電気保護効果をさらに向上させる。

前記少なくとも１本のテスト信号線２’は、ベース基板の第１側に配置され、前記少なくとも１本のテスト信号線２’のうちの各々のテスト信号線２’は、前記少なくとも１つのテスト回路１２にそれぞれ結合される。テスト信号線２’は、アレイ基板１００にテスト信号を送信する、即ちアレイ基板１００における前記少なくとも１つのテスト回路１２にテスト信号を送信するように配置されている。例示的には、各々のテスト回路１２が少なくとも１つの薄膜トランジスタを有する場合、各々のテスト信号線２’は、各々のテスト回路１２の１つの薄膜トランジスタの第１極（ソース）にそれぞれ結合されて、テスト回路１２がオンされる時に、テスト信号をデータ線に送信する。幾つかの例示において、テスト信号は、アレイ基板１００におけるパッドを介して前記少なくとも１本のテスト信号線に送信され、パッドは、テスト信号をパッドに提供する制御チップに結合される。

幾つかの実施例において、図１０Ａに示すように、前記少なくとも１本の第１信号線１は、テスト制御線１’を含み、前記少なくとも１本の第２信号線２は、テスト信号線２’を含む。前記少なくとも１つの静電気放電保護素子４は、非表示領域ＢＢに配置され、各々の静電気放電保護素子４は、１本のテスト制御線１’に結合され、且つ１本のテスト信号線２’に結合されている。

前記第１静電気放電保護素子４－１及び前記第２静電気放電保護素子４－２の第２電極４２の前記ベース基板３から離れた側には、パッシベーション層１０を貫通する第４ビアｄが設けられている。前記少なくとも１つの第３接続電極１１ａのうちの１つの第３接続電極１１ａの両端は、それぞれ前記第１静電気放電保護素子４-１及び前記第２静電気放電保護素子４-２の各々が対応する第４ビアｄを介して、第１静電気放電保護素子４-１の第２電極４２及び第２静電気放電保護素子４-２の第２電極４２に結合されている。

同時に、第１信号線１に瞬間的に大量の静電荷が蓄積された場合、そのうちの１つの静電気放電保護素子４（例えば第１静電気放電保護素子４-１）の第２電極４２と第２信号線２との結合箇所が破損すると、第３接続電極１１ａを介して静電荷を他の１つの静電気放電保護素子（第２静電気放電保護素子４-２）に分散させて、静電気を放電し、これにより静電気放電保護素子の安定性を向上させることができる。

上記の静電気放電保護回路２００では、第１信号線１及び第２信号線２にいずれも静電荷が蓄積されていない場合、静電気放電保護回路２００は動作しない。第１信号線１に瞬間的に大量の静電荷が蓄積された時、静電荷は、静電気放電保護回路２００内の静電気放電保護素子４を介して第２信号線２に速やかに放電される、又は第２信号線２に瞬間的に蓄積された大量の静電荷は、静電気放電保護回路２００内の静電気放電保護素子４を介して第１信号線１に速やかに放電される。これにより静電荷による画素駆動回路等のような他の電子回路の正常な動作への影響を回避する。

Claims

ベース基板と、
前記ベース基板の第１側に配置された少なくとも１本の第１信号線及び少なくとも１本の第２信号線と、
前記ベース基板の第１側に配置された少なくとも１つの静電気放電保護素子と、を備えるアレイ基板であって、
前記少なくとも１つの静電気放電保護素子のうちの各々の静電気放電保護素子は、
前記少なくとも１本の第１信号線のうちの１本の第１信号線に結合される第１電極と、
前記少なくとも１本の第２信号線のうちの１本の第２信号線に結合される第２電極と、
前記第１電極と前記第２電極との間に配置され、前記第１電極と前記第２電極との間に静電気放電容量を形成するように配置されている、絶縁媒体とを含み、
前記静電気放電保護素子は、結合された第１信号線及び第２信号線のうちの一方における静電荷を他方に放電するように配置されている、アレイ基板。
前記ベース基板の第１側に配置され、前記静電気放電保護素子の前記第１電極及び駆動トランジスタのゲートを含むゲート層と、
前記ゲート層の前記ベース基板に近接する側又は前記ベース基板から離れた側に配置され、前記静電気放電保護素子の前記第２電極、及び前記駆動トランジスタの活性層を含む半導体層と、
前記ゲート層と前記半導体層との間に配置され、前記静電気放電保護素子の前記第１電極と前記第２電極との間に位置する部分が前記絶縁媒体とされるゲート絶縁層とを備える、請求項１に記載のアレイ基板。
前記第２電極の材料は、１０１８／ｃｍ３～１０２２／ｃｍ３のドーピング濃度に高ドープされた半導体材料である、請求項２に記載のアレイ基板。
前記ゲート層は、前記半導体層の前記ベース基板から離れた側に位置され、
前記アレイ基板は、さらに、
前記ゲート層の前記ベース基板から離れた側に配置される層間絶縁層と、
前記層間絶縁層の前記ベース基板から離れた側に配置され、前記少なくとも１本の第１信号線、少なくとも１本の第２信号線及び前記駆動トランジスタのソースとドレインを含むソース・ドレイン電極層とを備え、
前記静電気放電保護素子の前記第１電極の前記ベース基板から離れた側には、前記層間絶縁層を貫通する第１ビアが設けられ、前記静電気放電保護素子の前記第１電極は、前記第１ビアを介して前記第１信号線に結合されており、
前記静電気放電保護素子の前記第２電極の前記ベース基板から離れた側には、前記ゲート絶縁層及び前記層間絶縁層を貫通する第２ビアが設けられ、前記静電気放電保護素子の前記第２電極は、前記第２ビアを介して前記第２信号線に結合されている、請求項２又は３に記載のアレイ基板。
前記静電気放電保護素子の前記第２電極の前記ベース基板から離れた側には、１つの第２ビアが設けられており、
前記静電気放電保護素子は、
一端が前記第２信号線に結合され、他端が前記１つの第２ビアを介して前記第２電極の前記第２信号線に近接する一端に結合される第１接続電極をさらに含む、請求項４に記載のアレイ基板。
前記静電気放電保護素子の前記第２電極の前記ベース基板から離れた側には、２つの第２ビアが設けられており、
前記静電気放電保護素子は、
一端が前記第２信号線に結合され、他端が前記２つの第２ビアのうちの１つの第２ビアを介して前記第２電極の前記第２信号線から離れた一端に結合され、両端以外の部分は、前記２つの第２ビアのうちの他の１つの第２ビアを介して前記第２電極の前記第２信号線に近接する一端に結合されている、第２接続電極をさらに含み、
前記第２接続電極の両端以外の部分の前記ベース基板における正投影は、前記第１電極の前記ベース基板における正投影と少なくとも部分的に重なる、請求項４に記載のアレイ基板。
前記ゲート層は、前記半導体層の前記ベース基板に近接する側に位置され、
前記アレイ基板は、
前記半導体層の前記ベース基板から離れた側に配置され、前記少なくとも１本の第１信号線、前記少なくとも１本の第２信号線及び前記駆動トランジスタのソースとドレインを含むソース・ドレイン電極層をさらに備え、
前記静電気放電保護素子の前記第１電極の前記ベース基板から離れた側には、前記ゲート絶縁層を貫通する第３ビアが設けられ、前記静電気放電保護素子の前記第１電極は、前記第３ビアを介して前記第１信号線に結合され、
前記静電気放電保護素子の前記第２電極は、前記第２信号線に結合されている、請求項２又は３に記載のアレイ基板。
前記少なくとも１本の第１信号線は、少なくとも１本のテスト制御線を含み、前記少なくとも１本のテスト制御線のうちの各々のテスト制御線は、テスト制御信号を前記アレイ基板に送信するように配置されており、
前記少なくとも１本の第２信号線は、少なくとも１本のテスト信号線を含み、前記少なくとも１本のテスト信号線のうちの各々のテスト信号線は、テスト信号を前記アレイ基板に送信するように配置されている、請求項１～７の何れか１項に記載のアレイ基板。
前記ベース基板の第１側に配置されたゲート線、データ線、共通電圧信号線、クロック信号線、及びレベル信号線を備え、
前記少なくとも１本の第１信号線は、前記ゲート線、前記データ線、前記共通電圧信号線、前記クロック信号線、及び前記レベル信号線のうちの少なくとも１つを含み、
前記少なくとも１本の第２信号線は、前記ゲート線、前記データ線、前記共通電圧信号線、前記クロック信号線、及び前記レベル信号線のうちの少なくとも１つを含む、請求項１～８の何れか１項に記載のアレイ基板。
少なくとも２つの静電気放電保護素子のうちの各々の前記静電気放電保護素子の前記第１電極は、同じ前記第１信号線に結合され、
前記少なくとも２つの静電気放電保護素子において、一部の前記静電気放電保護素子の前記第２電極は、１本の前記第２信号線に結合され、他の一部の前記静電気放電保護素子の前記第２電極は、他の１本の前記第２信号線に結合されている、請求項２～９の何れか１項に記載のアレイ基板。
前記少なくとも２つの静電気放電保護素子は、少なくとも１組に分けられ、各々の組は、２つの静電気放電保護素子を含み、；前記２つの静電気放電保護素子は、それぞれ第１静電気放電保護素子と第２静電気放電保護素子であり、
前記アレイ基板がソース・ドレイン電極層をさらに備える場合、前記アレイ基板は、
前記ソース・ドレイン電極層の前記ベース基板から離れた側に配置されているパッシベーション層と、
前記パッシベーション層の前記ベース基板から離れた側に配置され、少なくとも１つの第３接続電極及び複数の画素電極を含む、画素電極層とをさらに備え、
前記第１静電気放電保護素子及び前記第２静電気放電保護素子の前記第２電極の前記ベース基板から離れた側には、少なくとも前記パッシベーション層を貫通する第４ビアが設けられており、
前記少なくとも１つの第３接続電極のうちの１つの第３接続電極の両端は、それぞれ前記第１静電気放電保護素子及び前記第２静電気放電保護素子の各々が対応する第４ビアを介して、前記第１静電気放電保護素子及び前記第２静電気放電保護素子の前記第２電極に結合されている、請求項１０に記載のアレイ基板。
前記少なくとも２つの静電気放電保護素子は、少なくとも１組に分けられ、各々の組は、２つの静電気放電保護素子を含み；、前記２つの静電気放電保護素子は、それぞれ前記第１静電気放電保護素子と前記第２静電気放電保護素子であり、
前記第１静電気放電保護素子の前記第１電極と前記第２静電気放電保護素子の前記第１電極とは、同じ第１ビアを介して同じ前記第１信号線に結合されている、請求項１１に記載のアレイ基板。
前記第１静電気放電保護素子及び前記第２静電気放電保護素子の前記ベース基板における正投影は、両者に結合された前記第１信号線の前記ベース基板における正投影の両側に対称的に位置している、請求項１１又は１２に記載のアレイ基板。
前記第１電極は、１つの第１サブ電極、及び並列配置された少なくとも２つの第２サブ電極を含み、前記第１サブ電極は、前記少なくとも２つの第２サブ電極の各々と交差して配置されている、請求項１～１３の何れか１項に記載のアレイ基板。
前記アレイ基板は、表示領域と非表示領域を有し、前記非表示領域は、前記表示領域の周辺に位置し、前記少なくとも１つの静電気放電保護素子は、前記非表示領域に配置され、
前記アレイ基板は、前記非表示領域に配置された少なくとも１つのパッドをさらに備え、前記少なくとも１つのパッドの各々のパッドは、前記少なくとも１本の第１信号線に結合され、且つ前記少なくとも１本の第１信号線に電気信号を送信するように配置されている、請求項１～１４の何れか１項に記載のアレイ基板。
請求項１～１５の何れか１項に記載のアレイ基板を具備する、表示装置。