JPS6272212A

JPS6272212A - トランジスタ増幅回路

Info

Publication number: JPS6272212A
Application number: JP60213707A
Authority: JP
Inventors: Noboru Ishihara; 昇石原; Hiroyuki Kikuchi; 菊池　博行; Kuniyasu Kawarada; 河原田　邦康
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1985-09-25
Filing date: 1985-09-25
Publication date: 1987-04-02
Anticipated expiration: 2009-08-03
Also published as: JPH0659015B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、ベースを入力線に接続している入力用トラン
ジスタと、ベースを上記入力用トランジスタのコレクタ
に接続し、コレクタを第１の電源線に負荷用抵抗を通じ
て接続しているとともに出力線に接続し、エミッタを低
抵抗回路を通じて上記第１のｆｆｌ源線と対をなす第２
の電源線に接続している出力用トランジスタとを有する
トランジスタ増幅回路の改良に関する。

このようなトランジスタ増幅回路として、従来、第５図
を伴なって次に述べる構成を有するものが提案されてい
る。

すなわち、ベースを入力１１ＴＩに接続し、コレクタを
負荷用抵抗Ｒ１を通じて電源線Ｅ１に接続し、エミッタ
を直列帰還用抵抗ＲＥを通じて電源線Ｅ１と対をなす電
源線Ｅ２に接続している入力用トランジスタＱ１を有す
る。

また、ベースを入力用トランジスタＱ１のコレクタに接
続し、コレクタを負荷用抵抗Ｒ２を通じて電源線Ｅ１に
接続し且つ並列帰還用抵抗ＲＦを通じて自身のベースに
接続しているとともに出力線Ｔ２に接続し、エミッタを
例えば複数のダイオードＤの直列回路でなる低抵抗回路
ＲＣを通じて電源線Ｅ２に接続している出力用トランジ
スタＱ２とを有する。

以上が、従来提案されているトランジスタ増幅回路の一
例構成である。

このような構成を有するトランジスタ増幅回路によれば
、入力用トランジスタＱ１のベースに、入力線下１を介
して、入力信号Ｓ１を供給すれば、それが入力用トラン
ジスタＱ１によって増幅されて入力用トランジスタＱ１
のコレクタに出力され、その増幅された出力信号が出力
用トランジスタＱ２のベースに供給され、その結果、出
力用トランジスタＱ２のコレクタから、Ｍｉ幅された出
力信号Ｓ２が入力信号Ｓ１と同相で得られ、それが出力
線Ｔ２に導出される。

この場合、入力用トランジスタＱ１のエミッタが、直列
帰還用抵抗ＲＥを介して、電源線Ｅ２に接続されている
ので、入力用トランジスタＱ１が、そのコレクタと電源
線Ｅ１との間に接続している負荷用抵抗Ｒ１と、入力用
トランジスタＱ１のエミッタと電源１１１Ｅ２との間に
接続している直列帰還用抵抗ＲＥとを含んで直列帰還増
幅回路を構成している。また、出力用トランジスタＱ２
のコレクタが、並列帰還用Ｖ１抗ＲＦを介して、自身の
ベースに接続されているので、出力用１〜ランジスタＱ
２が、そのコレクタ゛と電源線Ｅ１との間に接続してい
る負荷用抵抗Ｒ２と、出力用トランジスタＱ２のコレク
タ及びベース問に接続している並列帰還用抵抗ＲＦと、
出力用トランジスタＱ２のエミッタと電源１！１ｌＥ２
との間に接続している低抵抗回路ＲＣとを含んで並列帰
還増幅回路を構成している。

従って、直列ｇ還増幅回路と並列帰還増幅回路とが縦続
接続されている構成を有する。

このため、第５図に示す従来のトランジスタ増幅回路の
場合、入力信号Ｓ１にもとずき、それと同相の増幅され
た出力信号Ｓ２が安定に１りられる。

また、第５図に示す従来のトランジスタ増幅回路の場合
、入力用トランジスタＱ１及び出力用トランジスタＱ２
の相互コンダクタンスをそれぞれＱ　及び’ａ＋２とし
、また、負部用抵抗Ｒ１及びＲ２、直列帰還用抵抗ＲＥ
、低抵抗回路ＲＣ及び並列帰還用抵抗ＲＦの値をそれぞ
れｒｌ及びｒ　２　、ｒ　ｏｌｒ　ｃ及びｒ（とし、そ
して、１　　　ｆ　　　　　　・・・・・・・・・（１
）の関係を有し、また、ｒｏが無視できる小さな値を有
し、さらに、入力用トランジスタＱ１及び出力用トラン
ジスタＱ２のベース電流が無視できる小さな値を有する
とした場合、電圧利得へ　が次の（２）式で表される。

■ Ａ　　−ａ　　・ｒ　　（Ｑ　　・ｒ　　−１）／ｖ　
　　ｍｌ　　　２　　　ｍ２　　　ｒ（９・ｒ　＋１）
・（９・ｒ　＋１）ａ＋１　　　ｅ　　　　　　　ｍ２　　２・・・・・・
・・・（２）また、Ｑ　１１１２　’　ｒ　（＞　＞　１・−・−・−（３
）Ｑｌ・Ｒ８〉〉１　　　　・・・・・・・・・（４）
ｇｍ２・ｒ、、＞＞ｉ　　　　　・・・・・・・・・（
５）の関係を有していれば、（２）式が、次の（６）式
で表される。

Ａ　さｒ　（／　ｒ　ｅ　　　　　・・・・・・・・・
（６）■ 従って、第５図に示すトランジスタ増幅回路の場合、電
圧利得ＡＶが、並列帰還用抵抗ＲＦの値ｒ（と直列帰還
用抵抗ＲＥのｆｉｌｌ　ｒ　、との比のみによって決め
られるので、入力用トランジスタＱ１及び出力用トラン
ジスタＱ２にばらつきがあっても、その影響を受けるこ
となしに、増幅された出力信号Ｓ２を安定に得ることが
できる。

また、従来、第６図を伴なって次に述べる構成を有する
１〜ランジスタ増幅回路も提案されている。

寸なわら、第５図との対応部分には同一符号を付して詳
細説明を省略するが、第５図で上述した従来のトランジ
スタ増幅回路の構成において、その負荷用抵抗Ｒ１が省
略されていることを除いて、第５図で上述した従来のト
ランジスタ増幅回路と同様の構成を有する。

以上が、従来提案されているトランジスタ増幅回路の他
の例の構成である。

このような構成を有するトランジスタ増幅回路によれば
、それが、第５図で上述した従来のトランジスタ増幅回
路において、その負伺用低抗Ｒ１が省略されていること
を除いて第５図で上述したと同様の構成を有し、従って
、上述した（１）式に代え、ｒ１＝■　　　　　　　　・・・・・・・・・（１）の
関係を有するので、詳細説明は省略するが、第５図の場
合と同様に、入力１３号Ｓ１にもとずき、それと同相の
増幅された出力信号Ｓ２が得られ、また、その出力信号
Ｓ２が安定に得られる。

さらに、従来、第７図を伴なって次に述べる構成を有す
る１〜ランジスタ増幅回路も提案されている。

すなわち、第５図との対応部分には同一符号を付して詳
細説明は省略するが、第５図で上述した構成において、
直列帰還用抵抗ＲＥが省略され、しかしながら、ベース
及びエミッタ間にバイアス用直流電源ＶＢを接続し、コ
レクタを入力用トランジスタＱ１のエミッタに接続し、
エミッタを電源線Ｅ２に接続している電流制限用トラン
ジスタＱ３と、一端を低抵抗回路ＲＣの中点に接続し、
他端を入力用トランジスタＱ１のベースに接続している
バイアス用兼並列帰還用抵抗ＲＢとを有することを除い
て、第５図で上述した従来のトランジスタ増幅回路と同
様の構成を有する。

以上が、従来提案されているトランジスタ増幅回路のさ
らに他の例の構成である。

このような構成を有するトランジスタ増幅回路によれば
、それが上述した事項を除いて、第５図で上述した従来
のトランジスタ増幅回路と同様の構成を有するので、詳
細説明は省略するが、第５図で上述した従来のトランジ
スタ増幅回路と同様に、入力信号Ｓ１にもとずき、それ
と同相の増幅された出力信号Ｓ２が得られる。

ただし、第７図に示す従来のトランジスタ増幅回路の場
合、バイアス用兼並列帰還用抵抗ＲＢの一端が接続され
る低抵抗回路ＲＣの中点を適当に選定することによって
、入力用トランジスタＱ１のベースの電位を、適当に選
定しておけば、入力信号Ｓ１が低レベルを有している場
合、入力用トランジスタＱ１にはそのコレクタ電流１１
がほとんど流れず、このため、出力信号Ｓ２が、このと
き出力用トランジスタＱ２のベースに並列帰還用抵抗Ｒ
Ｆを通じて流れ込む電流を１　、出力用トランジスタＱ
２のベース及びエミッタ間の電圧を■ＢＥとするとき、
約３ＶＢ［＋ｒ［・ｌＢの電位で得られる。

また、入力信号Ｓ１が高レベルを有している場合、入力
用トランジスタＱ１がオン状態になり、入力用トランジ
スタＱ１には入力信号Ｓ１が低レベルを有している場合
に比し大なるコレクタ電流が流れる。しかしながら、そ
の電流は、電流制限用トランジスタＱ３によって制限さ
れるため、上述した（１）式の関係を有し、且つ負伺用
抵抗Ｒ１に流れる電流が無祝し得る小さな値を有すると
すれば、出力端子Ｔ２は、出力信号８２が、約５ｖＢＥ
＋ｒｒ　　（＋１＋　［Ｂ）の電位で１９られる。従っ
て、出力信号ｒ　・■　で表される振幅に制限されて１
ｑられる。

また、第７図に示すトランジスタ増幅回路の場合、その
？’［ｌｆｉ制限用トランジスタＱ３のコレクタ抵抗を
ｒ３とすれば、Ａ　　−ＣＪ　　−Ｒ−（ＧＩｌ１２ｒｌ−１）／ｖ　
　　　　ｍｌ　　　　２ｇ　　ｒ　　＋　１　＞　　（’ｍ２’２　＋”・・・
・・・・・・　（８）で表される電圧利得Ａ、を有し、従って、第５図で上述
した従来のトランジスタ増幅回路の場合と同様に、出力
信号Ｓ２が安定に得られる。

さらに、従来、第８図をともなって次に述べる＃１４ｇ
を有するトランジスタ増幅回路も提案されている。

すなわち、第７図との対応部分には同一符号を付して詳
ｍ説明は省略するが、第７図で上述した従来のトランジ
スタ増幅回路の構成において、その負荷用抵抗Ｒ１が省
略されていることを除いて、第７図で上述した従来のト
ランジスタ増幅回路と同様の構成を有する。

以上が、従来提案されているトランジスタ増幅回路のさ
らに曲の例の構成である。

このような構成を有するトランジスタ増幅回路によれば
、それが、第７図で上述した従来のトランジスタ増幅回
路において、その負荷用抵抗Ｒ１が省略されていること
を除いて、第７図で上述したと同様の構成を有し、従っ
て、第６図に示すトランジスタ増幅回路の場合と同様に
、上述した（７）式の関係を有するので、詳細説明は省
略するが、第７図の場合と同様に、入力信号Ｓ１にもと
ずき、それと同相の増幅された出力信号Ｓ２が得られ、
また、その出力信号Ｓ２が安定に得られる。

発明が解決しようとする間　。

しかしながら、第５図で上述した従来のトランジスタ増
幅回路の場合、入力用トランジスタＱ１及び出力用トラ
ンジスタＱ２の上述した相互フンダクタンスＱ　及び’
ｍ２が、それぞれ閣１にＩ　　−Ｑ−１１／に−Ｔ　　　　・・・・・・・・
・（９）Ｇｍ２”Ｑ・１２／に−Ｔ　　　　・・・・・
・・・・（１０）で与えられる。ただし、（１０）式及
び（１１）式において、ｑは素電荷、Ｋはボルツマン定
数、王は絶対温度、１１は上述した入力用トランジスタ
Ｑ１のコレクタｍｌ、Ｉ２は出力用トランジスタＱ２の
エミッタＴｉ流を示す。

こ゛のため、入力信号Ｓ１が、電流１１及びＩ２の値を
大きく変化させる大信号である場合、上述した（３）〜
（５）式の関係が成立しなくなる場合が生ずる。とくに
、Ｉ２さＯ・・・・・・・・・（１１） ’ｓ２・ｒ　ｒ　＜　１　　　　　　・・・・・・・・
・（１２）の関係が生ずると、（２）式から明らかなよ
うに、出力信号Ｓ２が、入力信号Ｓ１に対して逆相で（
９られるという不都合を生じる。

また、並列帰還用抵抗ＲＦの値ｒ、を小さくずればする
程並列帰還効果が大になることから、並列帰還用抵抗Ｒ
Ｆの値ｒ（を十分小にした場合、上述した（１２）式の
関係が生じ易くなり、このため、出力信号Ｓ２が入力信
号Ｓ１に対して逆相で得られる、という不都合が生じ易
くなるとともに、出力用トランジスタＱ２のコレクタ及
びベース間に所要の電圧を確保することができなくなり
、出力用トランジスタＱ２が所期の動作をしなくなる。

従って、出力信号Ｓ２が安定に得られるのに一定の限度
を有していた。

さらに、負荷用抵抗Ｒ２に出力用トランジスタＱ２のコ
レクタ電流が流れるとともに、入力用トランジスタＱ１
のコレクタ電流が並列帰還用抵抗ＲＦを介して流れるた
め、出力ＩＴ２に得られる出力信号＄２の直流レベルを
出力用トランジスタＱ２のコレクタに流れる電流のみに
よって一義的に決定することができず、従って、トラン
ジスタ増幅回路を、出力信号Ｓ２が所望の直流レベルを
有するものとして出力線Ｔ２に出力するように構成する
のに困難を伴なう、などの欠点を有していた。

また、第６図で上述した従来のトランジスタ増幅回路の
場合、それが、第５図で上述した従来のトランジスタ増
幅回路において、その負荷用抵抗Ｒ１が省略されている
ことを除いて、第５図で上述した従来のトランジスタ増
幅回路と同様の構成を有し、また、上述したように、第
５図で上述した従来のトランジスタ増幅回路の場合と同
様の動作を行うので、詳細説明は省略するが、第５図で
上述したと同様の欠点を有していた。

さらに、第７図で上述した従来のトランジスタ増幅回路
の場合、入力信号が高レベルをとり、このため、上述し
た電流Ｉ２がほぼ零になる場合、上述した（１２）式の
関係が得られ、このため、上述した（８）式から明らか
なように、第５図及び第６図で上述した従来のトランジ
スタ増幅回路の場合と同様に、出力信号８２人力信号と
逆相で得られるという不都合を生ずる。

また、並列帰還用抵抗ＲＦの値ｒ（を小さくすればする
程、並列帰還効果が大になることから、並列帰還用抵抗
ＲＦの値ｒ、を十分小にした場合、上述した（１２）式
の関係が生じ易くなり、このため、出力信号Ｓ２が入力
信号Ｓ１に対して逆相で得られる、という不都合が生じ
易くなるとともに、出力用トランジスタＱ２のコレクタ
及びベース間に所要の電圧を確保できなくなり、出力用
トランジスタＱ２が所期の動作をしなくなる。従って、
出力信号ｓ２が安定に得られるのに一定の限度を有して
いた。

さらに、出力用トランジスタＱ２のコレクタ及び電源１
１ＥＩ間に接続されている負荷用抵抗Ｒ２に、出力用ト
ランジスタＱ２のコレクタ電流が流れるとともに、入力
用トランジスタＱ１のコレクタ電流が並列帰還用抵抗Ｒ
１を介して流れるため、出力線Ｔ２に得られる出力信号
Ｓ２の直流レベルを、出力用トランジスタＱ２のコレク
タ電流のみによって一義的に決定することができず、従
って、トランジスタ増幅回路を、出力信号Ｓ２が所望の
直流レベルを有するものとして出力線Ｔ２に出力するよ
うに構成するのに困難を伴なう、という欠点を有してい
た。

問題を　　するためのよって、本発明は、上述した欠点のない、新規なトラン
ジスタ増幅回路を提案せんとするものである。

本発明によるトランジスタ増幅回路は、第５図〜第８図
で上述した従来のトランジスタ増幅回路の場合と同様に
、ベースを入力線に接続している入力用トランジスタと
、ベースを上記入力用トランジスタのコレクタに接続し
、コレクタを第１の電源線に負荷用抵抗を通じて接続し
ているとともに出力線に接続し、エミッタを低抵抗回路
を通じて上記第１のＭ源線と対をなす第２の電源線に接
続している出力用トランジスタとを有する。

しかしながら、本願第１番目の発明によるトランジスタ
増幅回路は、そのような構成において、一端を上記入力
用トランジスタのエミッタに接続し、他端を上記第２の
電源線に接続している直列帰還用抵抗と、一端を上記第
１の電源線に接続し、他端を上記入力用トランジスタの
コレクタに接続している他の負荷用抵抗と、ベースを上
記出力用トランジスタのコレクタに接続し、コレクタを
上記第１の電源線に接続し、エミッタを並列帰還用抵抗
を通じて上記出力用トランジスタのベースに接続してい
る並列帰還用トランジスタとを有する、という構成を有
する。

また、本願第２番目の発明によるトランジスタ増幅回路
は、上述した構成において、ベース及びエミッタ間にバ
イアス用直流電源を接続し、コレクタを上記入力用トラ
ンジスタのエミッタに接続し、エミッタを上記第２の電
源線に接続している電流制限用トランジスタと、一端を
上記第１の電源線に接続し、他端を上記入力用トランジ
スタのコレクタに接続している負荷用抵抗と、一端を上
記低抵抗回路の中点に接続し、他端を上記入力用トラン
ジスタのベースに接続しているバイアス用兼並列帰還用
抵抗と、ベースを上記出力用トランジスタのコレクタに
接続し、コレクタを上記第１の電源線に接続し、エミッ
タを並列帰還用抵抗を通じて上記出力用トランジスタの
ベースに接続している並列帰還用トランジスタとを有す
る、という構成を有する。

さらに、本願第３番目の発明によるトランジスタ増幅回
路は、上述した構成において、一端を上記入力用トラン
ジスタのエミッタに接続し、他端を上記第２の電源線に
接続している直列帰還用抵抗と、一端を上記第１の電源
線に接続し、他端を上記入力用トランジスタのコレクタ
に接続している他の負荷用抵抗と、ベースを上記出力用
トランジスタのコレクタに接続し、コレクタを上記第１
の電源線に接続し、エミッタを並列帰還用抵抗を通じて
上記出力用トランジスタのベースに接続している並列帰
還用トランジスタとを有する、という構成を有する。

なおさらに、本願第４番目の発明によるトランジスタ増
幅回路は、上述した構成において、ベース及びエミッタ
間にバイアス用直流電源を接続し、コレクタを上記入力
用トランジスタのエミッタに接続し、エミッタを上記第
２の電源線に接続している′Ｆｉ流υ１限用トランジス
タと、一端を上記第１の電源線に接続し、他端を上記入
力用トランジスタのコレクタに接続している負荷用抵抗
と、一端を上記低抵抗回路の中点に）き統し、他端を上
記入力用トランジスタのベースに接続しているバイアス
用兼並列帰還用抵抗と、ベースを上記出力用トランジス
タのコＶクタに接続し、コレクタを上記第１の電源線に
接続し、エミッタを並列帰還用抵抗を通じて上記出力用
トランジスタのベースに接続している並列帰還用トラン
ジスタとを有する、という構成を有する。

作用・効果本願第１番目の発明、本願第２番目の発明、本願第３番
目の発明及び本願第４番目の発明によるトランジスタ増
幅回路は、それぞれ第５図、第６図、第７図及び第８図
で上述した従来の構成において、出力用トランジスタＱ
２のコレクタ及びエミッタ間に接続されている並列帰還
用抵抗ＲＦを有するのに代え、ベースを出力用トランジ
スタのコレクタに接続し、コレクタを第１の電源線に接
続し、エミッタを並列帰還用抵抗を通じて出力用トラン
ジスタのベースに接続している並列帰還用トランジスタ
を有していることを除いて、それぞれ第５図、第６図、
第７図及び第８図で上述したと同様の構成を有するので
、それぞれ第５図、第６図、第７図及び第８図で上述し
た従来のトランジスタ増幅回路の場合と同様に、入力線
に供給される入力信号にもとすき、それと同相の増幅さ
れた出力信号を出力線に、安定に出力する。

しかしながら、本願第１番目の発明、本ＩＩｉ第２番目
の発明、本願第３番目の発明及び本願第４番目の発明に
よるトランジスタ増幅回路の場合、それらのいずれも、
並列帰還用トランジスタを有しているので、出力用トラ
ンジスタのコレクタ及び第１の電源線間に接続されてい
る負荷用抵抗に、入力用トランジスタのコレクタ電流が
実質的に流れない。

このため、出力信号が、入力信号に対して逆相で得られ
るおそれを有しない。

また、出力用トランジスタのコレクタ・ベース間に所要
の電圧を確保することができるので、出力用トランジス
タが所期の優れた動作をする。

さらに、入力用トランジスタのコレクタＴｉ流が、出力
用トランジスタのコレクタ及び第１の電源線間に接続さ
れている負荷用抵抗に流れないので、出力信号を、所望
の振幅を有するものとして容易に得ることができる。

実施例第１図、第２図、第３図及び第４図は、それぞれ本願第
１番目の発明、本願第２番目の発明、本願第３番目の発
明及び本願第４番目の発明によるトランジスタ増幅回路
の実施例を示し、それぞれ第５図、第６図、第７図及び
第８図との対応部分には同一符号を付して示すも、第５
図、第６図、第７図及び第８図で上述した構成において
、その並列帰還用抵抗ＲＦに代え、ベースを出力用トラ
ンジスタＱ２のコレクタに接続し、コレクタをＴｌ源線
Ｅ１に接続し、エミッタを並列帰還用抵抗ＲＦを通じて
出力用トランジスタＱ２のベースに接続していることを
除いて、第５図、第６図、第７図及び第８図で上述した
トランジスタ増幅回路と同様の構成を有する。

以上が、本願第１番目の発明、本願第２番目の発明、本
願第３ａ目の発明及び本願第４番目の発明によるトラン
ジスタ増幅回路の実施例の構成である。

このような構成によれば、上述した（２）式における分
子の式の−１が消えた電圧利得Ａ。

が１！？られるので、作用、効果の欄で上述した作用効
果が得られる。

【図面の簡単な説明】

第１図、第２図、第３図及び第４図は、それぞれ本発明
によるトランジスタ増幅回路の実施例を示す接続図であ
る。第５図、第６図、第７図及び第８図は、それぞれ従来の
トランジスタ増幅回路を示す接続図である。

Claims

【特許請求の範囲】１、ベースを入力線に接続している入力用トランジスタ
と、ベースを上記入力用トランジスタのコレクタに接続し、コレクタを第１の電源線に負荷用抵抗を通
じて接続しているとともに出力線に接続し、エミッタを
低抵抗回路を通じて上記第１の電源線と対をなす第２の
電源線に接続している出力用トランジスタとを有するト
ランジスタ増幅回路において、一端を上記入力用トランジスタのエミッタに接続し、他端を上記第２の電源線に接続している直列
帰還用抵抗と、一端を上記第１の電源線に接続し、他端を上記入力用トランジスタのコレクタに接続している他の
負荷用抵抗と、ベースを上記出力用トランジスタのコレクタに接続し、コレクタを上記第１の電源線に接続し、エ
ミッタを並列帰還用抵抗を通じて上記出力用トランジス
タのベースに接続している並列帰還用トランジスタとを
有することを特徴とするトランジスタ増幅回路。２、ベースを入力線に接続している入力用トランジスタ
と、ベースを上記入力用トランジスタのコレクタに接続し、コレクタを第１の電源線に負荷用抵抗を通
じて接続しているとともに出力線に接続し、エミッタを
低抵抗回路を通じて上記第１の電源線と対をなす第２の
電源線に接続している出力用トランジスタとを有するト
ランジスタ増幅回路において、一端を上記入力用トランジスタのエミッタに接続し、他端を上記第２の電源線に接続している直列
帰還用抵抗と、一端を上記第１の電源線に接続し、他端を上記入力用トランジスタのコレクタに接続している他の
負荷用抵抗と、ベースを上記出力用トランジスタのコレクタに接続し、コレクタを上記第１の電源線に接続し、エ
ミッタを並列帰還用抵抗を通じて上記出力用トランジス
タのベースに接続している並列帰還用トランジスタとを
有することを特徴とするトランジスタ増幅回路。３、ベースを入力線に接続している入力用トランジスタ
と、ベースを上記入力用トランジスタのコレクタに接続し、コレクタを第１の電源線に負荷用抵抗を通
じて接続しているとともに出力線に接続しエミッタを低
抵抗回路を通じて上記第１の電源線と対をなす第２の電
源線に接続している出力用トランジスタとを有するトラ
ンジスタ増幅回路において、ベース及びエミッタ間にバイアス用直流電源を接続し、コレクタを上記入力用トランジスタのエミ
ッタに接続し、エミッタを上記第２の電源線に接続して
いる電流制限用トランジスタと、一端を上記第１の電源線に接続し、他端を上記入力用トランジスタのコレクタに接続している負荷
用抵抗と、一端を上記低抵抗回路の中点に接続し、他端を上記入力用トランジスタのベースに接続しているバ
イアス用兼並列帰還用抵抗と、ベースを上記出力用トランジスタのコレクタに接続し、コレクタを上記第１の電源線に接続し、エ
ミッタを並列帰還用抵抗を通じて上記出力用トランジス
タのベースに接続している並列帰還用トランジスタとを
有することを特徴とするトランジスタ増幅回路。４、ベースを入力線に接続している入力用トランジスタ
と、ベースを上記入力用トランジスタのコレクタに接続し、コレクタを第１の電源線に負荷用抵抗を通
じて接続しているとともに出力線に接続しエミッタを低
抵抗回路を通じて上記第１の電源線と対をなす第２の電
源線に接続している出力用トランジスタとを有するトラ
ンジスタ増幅回路において、ベース及びエミッタ間にバイアス用直流電源を接続し、コレクタを上記入力用トランジスタのエミ
ッタに接続し、エミッタを上記第２の電源線に接続して
いる電流制限用トランジスタと、一端を上記低抵抗回路の中点に接続し、他端を上記入力用トランジスタのベースに接続しているバ
イアス用兼並列帰還用抵抗と、ベースを上記出力用トランジスタのコレクタに接続し、コレクタを上記第１の電源線に接続し、エ
ミッタを並列帰還用抵抗を通じて上記出力用トランジス
タのベースに接続している並列帰還用トランジスタとを
有することを特徴とするトランジスタ増幅回路。