JPS62117085A - 絶対値回路 - Google Patents
絶対値回路Info
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- JPS62117085A JPS62117085A JP60257959A JP25795985A JPS62117085A JP S62117085 A JPS62117085 A JP S62117085A JP 60257959 A JP60257959 A JP 60257959A JP 25795985 A JP25795985 A JP 25795985A JP S62117085 A JPS62117085 A JP S62117085A
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- voltage
- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は絶対値回路に係り、入力電圧の絶対値電圧を発
生ずる絶対値回路に関する。
生ずる絶対値回路に関する。
従来の技術
従来より、各種信号処理の分野において、例えば自動利
得制御回路等に必要な信号振幅の検出器として絶対値回
路が利用されてきた。
得制御回路等に必要な信号振幅の検出器として絶対値回
路が利用されてきた。
第6図は従来の絶対値回路の一例の回路系統図を示す。
同図中、1は入力端子、2はNPNトランジスタQa
、 Qb 、電流源Ia、基準電圧Vを発生する基準電
圧源及び抵抗Ra〜Rdよりなる周知の差動増幅器を示
す。また、3はNPNトランジスタQc 、Qdと、そ
れらのエミッタに共通接続された電流源1bとよりなる
信号選択回路を示し、上記エミッタの接続点は出力端子
4と接続されている。
、 Qb 、電流源Ia、基準電圧Vを発生する基準電
圧源及び抵抗Ra〜Rdよりなる周知の差動増幅器を示
す。また、3はNPNトランジスタQc 、Qdと、そ
れらのエミッタに共通接続された電流源1bとよりなる
信号選択回路を示し、上記エミッタの接続点は出力端子
4と接続されている。
ここで、M準電圧Vに対して第7図(A)に示す如く変
化する入力電圧Vaが入力端子1を介してトランジスタ
Qaのベースに供給されると、周知の原理により、電圧
V′に対して第7図(B)。
化する入力電圧Vaが入力端子1を介してトランジスタ
Qaのベースに供給されると、周知の原理により、電圧
V′に対して第7図(B)。
(C)に示す如く変化する電圧Vb、Vcがトランジス
タQa 、Qbのコレクタより出力される。
タQa 、Qbのコレクタより出力される。
但し、上記V′は、Va=VのときのトランジスタQa
、Qbのコレクタ電圧を示す。
、Qbのコレクタ電圧を示す。
上記電圧Vb 、VcはトランジスタQc 、 Qdの
夫々のベースに供給される。fΔ号選択回路3は周知の
如く、入来する電圧Vb 、Vcのうち大なる方を出力
端子4へ出力する。
夫々のベースに供給される。fΔ号選択回路3は周知の
如く、入来する電圧Vb 、Vcのうち大なる方を出力
端子4へ出力する。
ここで、入力電圧Vaと基準電圧Vとの差をΔVa
(−Va−V)とおくと、上記電圧vb及びVcは夫々
(1)式及び0式のように表わされる。
(−Va−V)とおくと、上記電圧vb及びVcは夫々
(1)式及び0式のように表わされる。
vb=v’ −ΔVa (1)vc
=v’ +Δva (2)従って
、出力端子4へ出力される電圧Vdは、トランジスタQ
c 、Qdの順方向ベース・エミッタ間電圧をVBEと
おくと、0式のように表わされる。
=v’ +Δva (2)従って
、出力端子4へ出力される電圧Vdは、トランジスタQ
c 、Qdの順方向ベース・エミッタ間電圧をVBEと
おくと、0式のように表わされる。
Vd = l AVa l +V’ −Ve E
G)このようにして、出力電圧Vdは第7図(D)に
示す如く、基準となる電圧(V’ −VB E )に対
して、上記電圧差の絶対値1ΔVa lが加鐸されたよ
うな波形となる。従って、第6図図示回路は入力電圧V
aの絶対値が出力電圧■dとして出力される所謂絶対値
回路として動作する。
G)このようにして、出力電圧Vdは第7図(D)に
示す如く、基準となる電圧(V’ −VB E )に対
して、上記電圧差の絶対値1ΔVa lが加鐸されたよ
うな波形となる。従って、第6図図示回路は入力電圧V
aの絶対値が出力電圧■dとして出力される所謂絶対値
回路として動作する。
発明が解決しようとする問題点
しかるに、上記信号選択回路3は、その出力電圧Vdが
トランジスタQc 、Qdの出力インピーダンスにより
分割される結果、その入力間の電圧差が小なる場合(例
えば、l Vb −Vc 1.< 100mVとなる場
合)、周知の如く出力の直線性が悪化してしまう。従っ
て、上記従来の絶対値回路においては、小信号入力時に
その絶対値出力が非直線特性を有するという問題点があ
った。
トランジスタQc 、Qdの出力インピーダンスにより
分割される結果、その入力間の電圧差が小なる場合(例
えば、l Vb −Vc 1.< 100mVとなる場
合)、周知の如く出力の直線性が悪化してしまう。従っ
て、上記従来の絶対値回路においては、小信号入力時に
その絶対値出力が非直線特性を有するという問題点があ
った。
また、上記従来の絶対値回路において、その出力電圧V
dの基準電圧がV’ −VBEで固定であり、自由に設
定はできないので後続回路の接続条f[が制限されると
いう不具合があった。
dの基準電圧がV’ −VBEで固定であり、自由に設
定はできないので後続回路の接続条f[が制限されると
いう不具合があった。
さらに、上記基準電圧は電圧VBHに伴う温度特性を有
し、後続回路はこの温度特性の補償を必要とする等の問
題点があった。
し、後続回路はこの温度特性の補償を必要とする等の問
題点があった。
そこで、本発明は、電流発生手段、切換回路。
カレン1〜ミラ一回路、加粋器及び電流−電圧変換器を
設けることにより、上記問題点を解決した絶対値回路を
提供することを目的とする。
設けることにより、上記問題点を解決した絶対値回路を
提供することを目的とする。
問題点を解決づるための手段
本発明になる絶対値回路は、入力電圧に応じた第1の′
ili流を発生出力する電流発生手段と、電流発生手段
より供給される第1の電流の一方の極性を選択して第2
のffi流として出力するとJζに、第1の電流の他方
の極性を選択して第3の電流として出力する切換回路と
、第2の電流の極性を第3の電流の極性と同じ極性に変
換して出力するカレントミラー回路と、第3の電流及び
カレントミラー回路の出力電流を夫々加算して加算出力
電流を発生する加陣器と、加算出力電流を出力電圧に変
換する電流−電圧変Ilk器とより構成される。
ili流を発生出力する電流発生手段と、電流発生手段
より供給される第1の電流の一方の極性を選択して第2
のffi流として出力するとJζに、第1の電流の他方
の極性を選択して第3の電流として出力する切換回路と
、第2の電流の極性を第3の電流の極性と同じ極性に変
換して出力するカレントミラー回路と、第3の電流及び
カレントミラー回路の出力電流を夫々加算して加算出力
電流を発生する加陣器と、加算出力電流を出力電圧に変
換する電流−電圧変Ilk器とより構成される。
作用
上記電流発生手段より出力される第1の電流は、切換回
路により互いに極性の異なる第2及び第3の電流に変換
され、大々異なる期間に交ηに出力される。
路により互いに極性の異なる第2及び第3の電流に変換
され、大々異なる期間に交ηに出力される。
上記第2の電流は、カレントミラー回路にて第3の電流
ど同じ極性に変換された後、加鈴器にて第3の電流と夫
々加算される。この加掠器の加算出力電流は電流−電圧
変換器により、出力電圧に変換される。
ど同じ極性に変換された後、加鈴器にて第3の電流と夫
々加算される。この加掠器の加算出力電流は電流−電圧
変換器により、出力電圧に変換される。
このようにして、入力電圧の絶対値になる出ツノ電圧が
得られる。次に、本発明回路の実施例について、第1図
〜第5図と共に説明する。
得られる。次に、本発明回路の実施例について、第1図
〜第5図と共に説明する。
実施例
第1図は本発明になる絶対値回路の第1実施例のブロッ
ク系統図を示す。ここで、入力端子5に入来する入力電
圧■1は差動増幅器6に供給され、ここで電流r1に変
換された後、切換回路7へ出力される。切換回路7は、
電流■1の一方の極性に対応した(例えば、正極性の)
電流I2を発生して加n器8へ出ツノすると共に、電流
T1の他方の極性に対応したく例えば、負極性の)電流
I3を発生してカレントミラー回路9へ出力する。
ク系統図を示す。ここで、入力端子5に入来する入力電
圧■1は差動増幅器6に供給され、ここで電流r1に変
換された後、切換回路7へ出力される。切換回路7は、
電流■1の一方の極性に対応した(例えば、正極性の)
電流I2を発生して加n器8へ出ツノすると共に、電流
T1の他方の極性に対応したく例えば、負極性の)電流
I3を発生してカレントミラー回路9へ出力する。
カレントミラー回路9は入来する電流13の権竹を上記
電流I2と同じ極性に変換して得た電流+3’ を加算
器8に供給する。加算器8は入来する電流I2及び13
′を人々加算して得た加n出力電流r4を電流−電圧変
換器(I−V変換器というものとする)10へ出力する
。I−V変換器10は入来する電流■4を出力電圧■2
に変換して出力端子11へ出力する。このようにして入
力電圧V1の絶対値に比例した出力電圧■2が得られる
。
電流I2と同じ極性に変換して得た電流+3’ を加算
器8に供給する。加算器8は入来する電流I2及び13
′を人々加算して得た加n出力電流r4を電流−電圧変
換器(I−V変換器というものとする)10へ出力する
。I−V変換器10は入来する電流■4を出力電圧■2
に変換して出力端子11へ出力する。このようにして入
力電圧V1の絶対値に比例した出力電圧■2が得られる
。
第2図は第1図図示ブロック系統の詳細な回路系統図を
示す。同図中、第1図と同一構成部分には同一の符号を
付しである。ここで、差動増幅器6は、NPNトランジ
スタQ+ 、Q2 、基準電流1oを発生出力する電流
源12,13、基準直流電圧Veを発生出力する基準直
流電圧源14、抵抗値r1を有する抵抗R+、及びダイ
オードD1及びPNPt−ランジスタQ3よりなるカレ
ントミラー回路より構成される公知の電流出力型差動増
幅器である。
示す。同図中、第1図と同一構成部分には同一の符号を
付しである。ここで、差動増幅器6は、NPNトランジ
スタQ+ 、Q2 、基準電流1oを発生出力する電流
源12,13、基準直流電圧Veを発生出力する基準直
流電圧源14、抵抗値r1を有する抵抗R+、及びダイ
オードD1及びPNPt−ランジスタQ3よりなるカレ
ントミラー回路より構成される公知の電流出力型差動増
幅器である。
上記トランジスタQ1のベースには入力端子5が接続さ
れ、そのエミッタは1!流源12を介して接地される。
れ、そのエミッタは1!流源12を介して接地される。
また、トランジスタQ2のベースは基準直流電圧源14
を介して接地され、そのエミッタは電流源13を介して
接地される。このトランジスタQ+及びQ2の夫々のエ
ミッタは抵抗R1を介して接続される。
を介して接地され、そのエミッタは電流源13を介して
接地される。このトランジスタQ+及びQ2の夫々のエ
ミッタは抵抗R1を介して接続される。
一方、トランジスタQ3のエミッターベース間にはダイ
オードD1のアノード及びカソードが夫々接続され、ト
ランジスタQ3のコレクタは上記トランジスタQ2のコ
レクタに接続される。また、上記ダイオードD+のカソ
ード及びトランジスタQ3のベースの接続点は上記トラ
ンジスタQ1のコレクタに接続される。
オードD1のアノード及びカソードが夫々接続され、ト
ランジスタQ3のコレクタは上記トランジスタQ2のコ
レクタに接続される。また、上記ダイオードD+のカソ
ード及びトランジスタQ3のベースの接続点は上記トラ
ンジスタQ1のコレクタに接続される。
前記切換回路7は、エミッタが夫々共通接続されたNP
NI−ランジスタQ4及びPNPt−ランジスタQ5よ
りなり、そのエミッタ共通接続点へは前記トランジスタ
Q2及びQ3の人々のコレクタの共通接続点に接続され
る。また、このトランジスタQ4及びQ5は直列に接続
されたダイオードD2〜D4及び電流源15によりベー
スバイアスされており、トランジスタQ4のベースはダ
イオードD3のカソード及びダイオードD4のアノード
の接続点に接続され、トランジスタQ5のベースはダイ
オードD4のカソード及び電流源15の接続点に夫々接
続される。
NI−ランジスタQ4及びPNPt−ランジスタQ5よ
りなり、そのエミッタ共通接続点へは前記トランジスタ
Q2及びQ3の人々のコレクタの共通接続点に接続され
る。また、このトランジスタQ4及びQ5は直列に接続
されたダイオードD2〜D4及び電流源15によりベー
スバイアスされており、トランジスタQ4のベースはダ
イオードD3のカソード及びダイオードD4のアノード
の接続点に接続され、トランジスタQ5のベースはダイ
オードD4のカソード及び電流源15の接続点に夫々接
続される。
前記カレントミラー回路9は、PNPトランジスタQ6
及びトランジスタQ6のエミッタ・ベース間にそのアノ
ード及びカソードが夫々接続されたダイオードD5より
構成される。このトランジスタQ6のベース及びダイオ
ードD5のカソードの接続点は上記トランジスタQ4の
コレクタに接続される。
及びトランジスタQ6のエミッタ・ベース間にそのアノ
ード及びカソードが夫々接続されたダイオードD5より
構成される。このトランジスタQ6のベース及びダイオ
ードD5のカソードの接続点は上記トランジスタQ4の
コレクタに接続される。
前記加算器8は、トランジスタQ5及びQ6の夫々のコ
レクタの単なる結節点で構成される。一方、前記I−V
変換器10は抵抗値r2を有する抵抗R2及び直流電圧
V。を発生出力する直流電圧源16より構成される。こ
こで、上記加符器8になる結節点は出力端子11に接続
されると共に、抵抗R2及びa流電圧源16を直列に介
して接地される。
レクタの単なる結節点で構成される。一方、前記I−V
変換器10は抵抗値r2を有する抵抗R2及び直流電圧
V。を発生出力する直流電圧源16より構成される。こ
こで、上記加符器8になる結節点は出力端子11に接続
されると共に、抵抗R2及びa流電圧源16を直列に介
して接地される。
また、電源電圧+Vccを供給する電源端子は、前記ダ
イオードD1のアノード及び1−ランジスタQ3のエミ
ッタの接続点とダイオードD5のアノ−ド及びトランジ
スタQ6のエミッタの接続点に夫々接続されると共に、
前記ダイオードD2〜D4及び電流源15を直列に介し
て接地される。
イオードD1のアノード及び1−ランジスタQ3のエミ
ッタの接続点とダイオードD5のアノ−ド及びトランジ
スタQ6のエミッタの接続点に夫々接続されると共に、
前記ダイオードD2〜D4及び電流源15を直列に介し
て接地される。
次に、上記構成になる第2図図示回路系統の動作につい
て第3図に示す信号波形図と共に説明する。
て第3図に示す信号波形図と共に説明する。
いま、第3図(A)に示す如く基準直流電圧VBに対し
て変化する入力電圧V+が、入力端子5を介して前記ト
ランジスタQ1のベースに供給されると、周知の差信増
幅器の原理により、第3図(B)に示す如き電流11が
発生されて、前記トランジスタQ2及びQ3の夫々のコ
レクタの共通接点より前記トランジスタQ4及びQ5の
エミッタ共通接続点Aへ出力される。
て変化する入力電圧V+が、入力端子5を介して前記ト
ランジスタQ1のベースに供給されると、周知の差信増
幅器の原理により、第3図(B)に示す如き電流11が
発生されて、前記トランジスタQ2及びQ3の夫々のコ
レクタの共通接点より前記トランジスタQ4及びQ5の
エミッタ共通接続点Aへ出力される。
ここで、第3図にて時刻t1〜t2及びt3〜t4等に
示す如く、電流■1が正極性のとぎ(すなわら、11≧
0のとき)、上記エミッタ共通接続点への電位は上昇し
、これにより]−ラランジスタラはオンとなり、トラン
ジスタQ4は零バイアスされてオフとなる。一方、時刻
t2〜t3?7に示す如く、電流11が負極性のとき(
すなわら、1+ <Qのとき)、エミッタ共通接続点へ
の電位は低下し、これにより、]・ランジスタQ4G、
tオンとなり、トランジスタQ5は零バイアスされてオ
フとなる。従って、トランジスタQ5のコレクタより第
3図(C)に示す如ぎ電流12が発生出力され、一方、
トランジスタQ4のコレクタより同図(D)に示す如ぎ
電流I3が発生出力される。
示す如く、電流■1が正極性のとぎ(すなわら、11≧
0のとき)、上記エミッタ共通接続点への電位は上昇し
、これにより]−ラランジスタラはオンとなり、トラン
ジスタQ4は零バイアスされてオフとなる。一方、時刻
t2〜t3?7に示す如く、電流11が負極性のとき(
すなわら、1+ <Qのとき)、エミッタ共通接続点へ
の電位は低下し、これにより、]・ランジスタQ4G、
tオンとなり、トランジスタQ5は零バイアスされてオ
フとなる。従って、トランジスタQ5のコレクタより第
3図(C)に示す如ぎ電流12が発生出力され、一方、
トランジスタQ4のコレクタより同図(D)に示す如ぎ
電流I3が発生出力される。
上記電流I3は、前記カレントミラー回路9のダイオー
ドDsを順方向に介して流れるため、周知のカレントミ
ラー回路の動作原理により、電流■3と同じ波形を有す
゛る電流13/がトランジスタQ6のコレクタより発生
出力される。
ドDsを順方向に介して流れるため、周知のカレントミ
ラー回路の動作原理により、電流■3と同じ波形を有す
゛る電流13/がトランジスタQ6のコレクタより発生
出力される。
加算器8は入来する電流I2及びI3’を加締して、第
3図(E)に示ず如き加鋒出力電流I4を発生出力する
。I−V変換器10は入来する電流I4を第3図(F)
に示す如き出力電圧V2=VO+r2 ・■4に変換
して出力端子11へ出力する。
3図(E)に示ず如き加鋒出力電流I4を発生出力する
。I−V変換器10は入来する電流I4を第3図(F)
に示す如き出力電圧V2=VO+r2 ・■4に変換
して出力端子11へ出力する。
ここで、前記入力電圧v1と基準直流電圧Vsどの差を
ΔV (=V+−V口)と表わすと、前記電流りは、差
動増幅器6の変換利得が1 / r +であるから、(
4)式のように表わされる。
ΔV (=V+−V口)と表わすと、前記電流りは、差
動増幅器6の変換利得が1 / r +であるから、(
4)式のように表わされる。
It = (1/r+ ) ・ΔV(4)従って、第3
図(B)及び(E)に示す如く、加算器8の加陣出力電
流I4は電流りの絶対値であるため、加締出力電流I4
は6)式のように表わされる。
図(B)及び(E)に示す如く、加算器8の加陣出力電
流I4は電流りの絶対値であるため、加締出力電流I4
は6)式のように表わされる。
14= l It l = (1/r+ ) ・1Δ
■1■ このため、I−V変換器10の出力電圧v2は6)式の
ように表わされる。
■1■ このため、I−V変換器10の出力電圧v2は6)式の
ように表わされる。
V2=Vo+(r2/r+ )−1ΔV1(t3)
以上により、第2図図示回路系統は、変換利得を r2
/r+ とし、基準電圧をV。とする入力電圧V1の絶
対値出力電圧v2を出力する絶対値回路として動作する
。第4図は本発明回路の第2実施例の回路系統図を示ツ
1.同図中、第1図及び第2図と同一構成部分には同一
のn8を付し、その説明を省略するつこの第2実施例は
、切換回路7中のトランジスタQ5のコレクタ側にカレ
ントミラー回路9′を接続し、かつ、1−■変換器10
′内にダイオードD6及びPNPt−ランジスタQ7よ
りなるカレントミラー回路を設けたことに特徴を有する
。
/r+ とし、基準電圧をV。とする入力電圧V1の絶
対値出力電圧v2を出力する絶対値回路として動作する
。第4図は本発明回路の第2実施例の回路系統図を示ツ
1.同図中、第1図及び第2図と同一構成部分には同一
のn8を付し、その説明を省略するつこの第2実施例は
、切換回路7中のトランジスタQ5のコレクタ側にカレ
ントミラー回路9′を接続し、かつ、1−■変換器10
′内にダイオードD6及びPNPt−ランジスタQ7よ
りなるカレントミラー回路を設けたことに特徴を有する
。
ここで、上記カレントミラー回路9′はダイオードDs
’及びNPNトランジスタQ6’ よりなり、ダイオー
ドDs’のカソード及びトランジスタQs’のエミッタ
は夫々接地されている。このダイオードDs’ のアノ
ード及びトランジスタQ6’のベースの接続点は上記l
・ランジスタQ5のコレクタに接続される。
’及びNPNトランジスタQ6’ よりなり、ダイオー
ドDs’のカソード及びトランジスタQs’のエミッタ
は夫々接地されている。このダイオードDs’ のアノ
ード及びトランジスタQ6’のベースの接続点は上記l
・ランジスタQ5のコレクタに接続される。
加算器8′1よ、トランジスタQ4のコレクタ及びトラ
ンジスタQe’ のコレクタの結節点より構成される。
ンジスタQe’ のコレクタの結節点より構成される。
一方、[−V変換器10′内σ月・ランジスタQ7のエ
ミッターベース間にはダイオードD6のアノード及びカ
ソードが人々接続される。
ミッターベース間にはダイオードD6のアノード及びカ
ソードが人々接続される。
このダイオードD6のカソード及びトランジスタQ7の
ベースの接続点は十記加障器8′になる結節点に接続さ
れ、また、ダイオードD6のアノード及びトランジスタ
Q7のエミッタの接続点は前記電源端子に接続される。
ベースの接続点は十記加障器8′になる結節点に接続さ
れ、また、ダイオードD6のアノード及びトランジスタ
Q7のエミッタの接続点は前記電源端子に接続される。
さらに、トランジスタQ7のコレクタは出力端子17に
接続されると共に、前記抵抗R2及び直流電圧源16を
直列に介して接地される。
接続されると共に、前記抵抗R2及び直流電圧源16を
直列に介して接地される。
次に、第2実施例の動作について説明するに、トランジ
スタQ5のコレクタより出力される前記電流■2は、ダ
イオードDs’を順方向に介して流れるため、周知のカ
レントミラー回路の動作原理により、トランジスタ06
′のコレクタより第3図(C)に示す如き電流12′が
出力される。
スタQ5のコレクタより出力される前記電流■2は、ダ
イオードDs’を順方向に介して流れるため、周知のカ
レントミラー回路の動作原理により、トランジスタ06
′のコレクタより第3図(C)に示す如き電流12′が
出力される。
加算鼎8′は、トランジスタQ4及びQs’のコレクタ
より夫々供給される電流I3及びI2’を加算して、第
3図(E)に示す如ぎ加算出力電流I4’を発生する。
より夫々供給される電流I3及びI2’を加算して、第
3図(E)に示す如ぎ加算出力電流I4’を発生する。
この電流14’ はダイオードD6を順方向に介して流
れるため、上記と同様に、トランジスタQ7のコレクタ
より出力電流■5が出力される。
れるため、上記と同様に、トランジスタQ7のコレクタ
より出力電流■5が出力される。
ここで、ダイオードD6及びトランジスタQ7よりなる
カレントミラー回路の電流増幅利得をnと表わすと、上
記出力電流Isは、l5−nIa’ ど表わされる1、
従って、前記6)式の関係により、出力電流I5は、■
式のように表わされる。
カレントミラー回路の電流増幅利得をnと表わすと、上
記出力電流Isは、l5−nIa’ ど表わされる1、
従って、前記6)式の関係により、出力電流I5は、■
式のように表わされる。
Is =n ・(1/r+ ) ・IΔVl (7
)これにより、出力端子17へ出力される絶対値出力電
圧V2’ は0式のように表わされる。
)これにより、出力端子17へ出力される絶対値出力電
圧V2’ は0式のように表わされる。
V2 ’ −Vo 4−n串(r2/r+)φ1Δ■1
■ このようにして、第4図図示回路系統はl[圧Vo及び
変換器17n・(r2/r+)を有する絶対値回路とし
て動作し、また、ダイオードD6及びトランジスタQy
よりなるカレントミラー回路により加算出力電流h′の
電流増幅を行なっているので、上記の如く変換利得を高
くでき、出力電圧V2’ の最大値も略電源電圧Vce
まで大きくできるという利点を有する。
■ このようにして、第4図図示回路系統はl[圧Vo及び
変換器17n・(r2/r+)を有する絶対値回路とし
て動作し、また、ダイオードD6及びトランジスタQy
よりなるカレントミラー回路により加算出力電流h′の
電流増幅を行なっているので、上記の如く変換利得を高
くでき、出力電圧V2’ の最大値も略電源電圧Vce
まで大きくできるという利点を有する。
なお、前記第1図及び第4図図示回路系統において、第
5図に示す如く、トランジスタQ4及びQ5の夫々のベ
ースをダイオードD4のカソード及び電流源15の接続
点に接続するよう構成し、トランジスタQ4及びQ5の
ベース間バイアスを零に設定してもよい。また、この場
合の回路動作は前記第1及び第2実施例と同じである。
5図に示す如く、トランジスタQ4及びQ5の夫々のベ
ースをダイオードD4のカソード及び電流源15の接続
点に接続するよう構成し、トランジスタQ4及びQ5の
ベース間バイアスを零に設定してもよい。また、この場
合の回路動作は前記第1及び第2実施例と同じである。
次に、本発明回路における小信号入力時の出力直線性に
ついて説明する。いま、入力電圧V1がV+:l:Vu
のとき、電圧へ■は小レベルとなり、よって、差動増幅
器6より出力される電流11も小レベルとなる。しかし
、切換回路7は眞述の如く、入来する電流11の極性の
みに依存して、そのトランジスタQ4及びQ5のオン、
オフが制御されているので、入力電流1+の大小には拘
わらず直線性を維持して電流が12及び13を出力する
ことができる。従って、小信号入力時にら絶対値出力電
圧■2の直線性は旧われることがない。
ついて説明する。いま、入力電圧V1がV+:l:Vu
のとき、電圧へ■は小レベルとなり、よって、差動増幅
器6より出力される電流11も小レベルとなる。しかし
、切換回路7は眞述の如く、入来する電流11の極性の
みに依存して、そのトランジスタQ4及びQ5のオン、
オフが制御されているので、入力電流1+の大小には拘
わらず直線性を維持して電流が12及び13を出力する
ことができる。従って、小信号入力時にら絶対値出力電
圧■2の直線性は旧われることがない。
また、本発明回路は出りの基準電圧■。を他の回路動作
とは全く独立して任意の電圧に設定できるので、温度特
性も良好で、かつ、安定した出力電圧v2を(qること
ができる。さらに、本発明回路の入出力間の変換利得は
、前記抵抗比rz/r1等で決定されるので、上記基準
電圧Voとは独立に設定できて、後続回路の接続条件に
制限がない。
とは全く独立して任意の電圧に設定できるので、温度特
性も良好で、かつ、安定した出力電圧v2を(qること
ができる。さらに、本発明回路の入出力間の変換利得は
、前記抵抗比rz/r1等で決定されるので、上記基準
電圧Voとは独立に設定できて、後続回路の接続条件に
制限がない。
なお、本発明回路の回路構成は前記第1及び第2実施例
に限定されるものではなく、他の回路構成でもよい。ま
た、前記差動増幅rii6は他の電流発生手段でもよい
。
に限定されるものではなく、他の回路構成でもよい。ま
た、前記差動増幅rii6は他の電流発生手段でもよい
。
発明の効果
上述の如く、本発明によれば、電流発生手段。
切換回路、カレントミラー回路、加口器及び電流−電圧
変換器を夫々設i)だので、出力がトランジスタの出力
インピーダンスに影響されることもなく、小信号入力時
にも良好な出力直線性を有し、任意の基準電圧及び任意
の変換利得を独立に設定可能な絶対値回路を実現でき、
例えば自動利得制御回路等の(、fi号レベルの検出回
路等に応用して、その検出精度及び温度変化に対する安
定度も向上させることができ、さらに、電流元1手段は
−の電流を出力するよう構成されているため、l17J
換回路は1系統ですみ、回路構成を簡単にできる等の特
長を有する。
変換器を夫々設i)だので、出力がトランジスタの出力
インピーダンスに影響されることもなく、小信号入力時
にも良好な出力直線性を有し、任意の基準電圧及び任意
の変換利得を独立に設定可能な絶対値回路を実現でき、
例えば自動利得制御回路等の(、fi号レベルの検出回
路等に応用して、その検出精度及び温度変化に対する安
定度も向上させることができ、さらに、電流元1手段は
−の電流を出力するよう構成されているため、l17J
換回路は1系統ですみ、回路構成を簡単にできる等の特
長を有する。
第1図及び第2図は夫々本発明になる絶対値回路の第1
実施例を示すブロック系統図及び回路系統図、第3図は
本発明回路の動作説明用信号波形図、第4図は本発明回
路の第2実施例を示す回路系統図、第5図は第2図及び
第4図図示回路系統中の切換回路等の他の実施例を示す
回路系統図、第6図及び第7図は夫々従来の絶対値回路
の一例を示す回路系統図及び動作説明用信号波形図であ
る。 5・・・入力端子、6・・・差動増幅器、7・・・切換
回路、8.8′加算器、9,9′・・・カレントミラー
回路、10.10’・・・電流−電圧変換器、11.1
7・・・出力端子、12,13.15・・・電流源、1
4・・・基準直流電圧源、16・・・直流電圧源、D+
−Da。 Ds’ ・・・ダイオード、01〜Q7 、 Qs ’
・・・トランジスタ、R+ 、R2・・・抵抗。 第1図 嬉2図 第3図 第4図 第5図
実施例を示すブロック系統図及び回路系統図、第3図は
本発明回路の動作説明用信号波形図、第4図は本発明回
路の第2実施例を示す回路系統図、第5図は第2図及び
第4図図示回路系統中の切換回路等の他の実施例を示す
回路系統図、第6図及び第7図は夫々従来の絶対値回路
の一例を示す回路系統図及び動作説明用信号波形図であ
る。 5・・・入力端子、6・・・差動増幅器、7・・・切換
回路、8.8′加算器、9,9′・・・カレントミラー
回路、10.10’・・・電流−電圧変換器、11.1
7・・・出力端子、12,13.15・・・電流源、1
4・・・基準直流電圧源、16・・・直流電圧源、D+
−Da。 Ds’ ・・・ダイオード、01〜Q7 、 Qs ’
・・・トランジスタ、R+ 、R2・・・抵抗。 第1図 嬉2図 第3図 第4図 第5図
Claims (3)
- (1)入力電圧に応じた第1の電流を発生出力する電流
発生手段と、該電流発生手段より供給される該第1の電
流の一方の極性を選択して第2の電流として出力すると
共に、該第1の電流の他方の極性を選択して第3の電流
として出力する切換回路と、該第2の電流の極性を該第
3の電流の極性と同じ極性に変換して出力するカレント
ミラー回路と、該第3の電流及び該カレントミラー回路
の出力電流を夫々加算して加算出力電流を発生する加算
器と、該加算出力電流を出力電圧に変換する電流−電圧
変換器とより構成したことを特徴とする絶対値回路。 - (2)該電流発生手段は、差動増幅器より構成され、該
切換回路は、エミッタが夫々共通接続され、かつ、互い
に接合極性の異なる第1及び第2のトランジスタよりな
り、そのエミッタ共通接続点を該第1の電流の入力端子
とし、該第1及び第2のトランジスタの夫々のコレクタ
を該第2及び第3の電流の出力端とし、該第1の電流の
極性により制御されて該第1及び第2のトランジスタの
うちいずれか一方のトランジスタがオンしたとき、他方
のトランジスタがオフして上記両出力端のうちいずれか
一方から該第2又は第3の電流を出力することを特徴と
する特許請求の範囲第1項記載の絶対値回路。 - (3)該電流−電圧変換器は、該加算出力電流を増幅す
る電流増幅器と、該電流増幅器の出力電流が流れる抵抗
及び基準電圧源とよりなり、該電流増幅器及び該抵抗の
接続点を前記出力電圧の出力端とすることを特徴とする
特許請求の範囲第1項記載の絶対値回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60257959A JPS62117085A (ja) | 1985-11-18 | 1985-11-18 | 絶対値回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60257959A JPS62117085A (ja) | 1985-11-18 | 1985-11-18 | 絶対値回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62117085A true JPS62117085A (ja) | 1987-05-28 |
Family
ID=17313582
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60257959A Pending JPS62117085A (ja) | 1985-11-18 | 1985-11-18 | 絶対値回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62117085A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0520432A2 (en) * | 1991-06-27 | 1992-12-30 | Canon Kabushiki Kaisha | Signal processing circuit and system for detection of absolute value |
-
1985
- 1985-11-18 JP JP60257959A patent/JPS62117085A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0520432A2 (en) * | 1991-06-27 | 1992-12-30 | Canon Kabushiki Kaisha | Signal processing circuit and system for detection of absolute value |
US5642070A (en) * | 1991-06-27 | 1997-06-24 | Canon Kabushiki Kaisha | Signal processing circuit and system for detection of absolute value |
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