JPS6278903A - トランジスタ増幅回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ベースを入力線に接続している入力用トラン
ジスタと、コレクタを第１の電源線に負荷用抵抗を通じ
て接続しているととらに出力線に接続し、エミッタを低
抵抗回路を通じ゛て上記第１の電源線と対をなす第２の
電源線に接続している出力用トランジスタと、ベース及
びエミッタ間にバイアス用直流電源を接続し、コレクタ
を上記入力用トランジスタのエミッタに接続し、エミッ
タを上記第２の電源線に接続している電流制限用トラン
ジスタと、一端を上記出力用トランジスタのエミッタに
接続し、他端を上記入力用トランジスタのベースに接続
しているバイアス用兼並列帰還用抵抗とを有するトラン
ジスタ増幅回路の改良に関する。

このようなトランジスタ増幅回路として、従来、第５図
を伴なって次に述べる構成を右するものが提案されてい
る。

すなわち、ベースを入力線Ｔ１に接続している入力用ト
ランジスタＱ１を有する。

また、ベースを入力用トランジスタＱ１のコレクタに接
続し、コレクタを負荷用抵抗Ｒ２を通じて電源線Ｅ１に
接続し且つ並列部ｊ！用抵抗ＲＦを通じて白身のベース
に接続しているとともに出力線Ｔ２に接続し、エミッタ
を例えば複数のダイオードＤの直列回路でなる低抵抗回
路ＲＣを通じて電源線Ｅ１と対をなす電源線Ｅ２に接続
している出力用トランジスタＱ２を有する。

さらに、ベース及びエミッタ間にバイアス用直流電源Ｖ
Ｂを接続し、コレクタを入力用トランジスタＱ１のエミ
ッタに接続し、エミッタを電源線Ｅ２に接続している電
流制限用トランジスタＱ３を有する。

また、一端を低抵抗回路ＲＣの中点に接続し、Ｉｔ！！
ｔａを入力用トランジスタＱ１のベースに接続している
バイアス用兼並列帰還用抵抗ＲＢを有する。

以上が、従来提案されているトランジスタ増幅回路の一
例構成である。

このような構成を有するトランジスタ増幅回路によれば
、入力用トランジスタＱ１のベースに、入力線Ｔ１を介
して、入力信号Ｓ１を供給すれば、それが入力用トラン
ジスタＱ１によって増幅されて入力用トランジスタＱ１
のコレクタに出力され、その増幅された出力信号が出力
用トランジスタＱ２のベースに供給され、その結果、出
力用トランジスタＱ２のコレクタから、増幅された出力
信号Ｓ２が入力信号Ｓ１と同相で得られ、それが出力線
Ｔ２に導出される。

この場合、出力用トランジスタＱ２のコレクタが、並列
帰還用抵抗ＲＦを介して、自身のベースに接続されてい
るので、出力用トランジスタＱ２が、そのコレクタと電
源線Ｅ１との間に１ａ続している負荷用抵抗Ｒ２と、出
力用トランジスタＱ２のコレクタ及びベース間に接続し
ている並列帰還用抵抗ＲＦと、出力用トランジスタＱ２
のエミッタと電源線Ｅ２との間に接続している低抵抗回
路ＲＣとを含んで並列帰還増幅回路を構成している。

このため、第５図に示す従来のトランジスタ増幅回路の
場合、入力信号Ｓ１にもとずき、それと同相の増幅され
た出力信号Ｓ２が安定に１ｑられる。

また、第５図に示ず従来のトランジスタ増幅回路の場合
、バイアス用兼並列帰還用抵抗ＲＢの一端が接続される
低抵抗回路ＲＣの中点の位置を適当に選定することによ
って、入力用トランジスタＱ１のベースの電位を適当に
選定しておけば、入ノｊ信号Ｓ１が低レベルを有してい
る場合、入力用トランジスタＱ１にはそのコレクタ電流
がほとんど流れず、このため、低抵抗回路ＲＣが２個の
ダイオードＤで構成されているとしてそれらダオードＤ
のカソード及びアノード間電圧が、出力用トランジスタ
Ｑ２のベース及び■ミッタ間の電圧ＶＢ［とばず等しい
伯を右づるとづれば、出力端子Ｔ２に、約４■Ｂ１の電
位が１ｑられる。

また、入力信号Ｓ１が高レベルを有している場合、入力
用トランジスタＱ１がオン状態になり、入力用トランジ
スタＱ１には入力信号Ｓ１が低レベルを有している場合
に比し大なるコレクタ電流が流れる。しかしながら、そ
の電流は。

電流制限用トランジスタＱ３によって制限されるため、
このとき入力用トランジスタＱ１のコレクタに流れる最
大電流を■　、並列帰還用戚■ 抗ＲＦの値をｒ「と覆れば、出力端子Ｔ２に、約４Ｖ　
＋ｒ　−ＩＬｌｌの電位が１ｑられる。従っＢＥ　　　
　ｆ て、出力信号Ｓ２が、ｒ　・■。で表される振幅に制限
されて１！′？られる。

また、第５図に示す従来のトランジスタ増幅回路の場合
、入力用トランジスタＱ１及び出力用トランジスタＱ２
の相互コンダクタンスをそれぞれ９□１及びｇＩ１１２
とし、また、負荷用抵抗Ｒ２及び低抵抗回路ＲＣの値を
それぞれＩ２及びｒｃ及びｒ（とじ、さらに、電流制限
用トランジスタＱ３のコレクタ抵抗をＩ３とする場合、
電圧利得へ、が次の（１）式で表される。

Ａ　　　＝ｃｗ　　　−ｒ　　　（Ｑ　　　−ｒ　　　
−１）／ｖ　　　　　ｍｌ　　　　　２　　　　　Ｉ２
　　　［（Ｑ　　−ｒ　　＋１）・（ｇ　　−ｒ　　＋
１）ｍｌ　　　　　ｃ　　　　　　　　　　　　Ｉ２　
　　２・・・・・・・・・（１） また、 Ｑ□２・ｒ　「＞　＞　ｌ　　　　　　・・・・・・・
・・（２）ｇ　　−ｒ　　＞＞１　　　　　・・・・・
・・・・（３）ｍｌ　　　ｅ ｇ　　−ｒ　　＞１　　　　　　・・・・・・・・・（
４）の関係を右していれば、（１）式が、次の（５）式
で表される。

Ａ　さｒ、／ｒｏ　　　　　・・・・・・・・・（５）
■ 従って、第５図に示ずトランジスタ増幅回路の場合、電
圧利Ｌ￥　Ａ　Ｖが、並列帰還用抵抗ＲＦの値ｒ「ど電
流制限用トランジスタのコレクタ抵抗の値ｒｃとの比の
みによって決められるので、入力用トランジスタＱ１及
び出力用トランジスタＱ２にばらつきがあっても、その
影響を受けることなしに、増幅された出力信号Ｓ２を安
定に（１することができる。

発明が解決しようとする問題点 しかしながら、第５図で上ｊホした従来のトランジスタ
増幅回路の場合、入力用トランジスタＱ１及び出力用ト
ランジスタＱ２の上）ホした相互コンダクタンス０　及
びｇｌＩ１２が、それぞれａ　　＝ｑ−１１／に−Ｔ　
　　　・・・・・・・・・（６）ｇ□２−ｑ−Ｉ２／に
一■　　　・・・・・・・・・（７）で与えられる。た
だし、（６）式及び（７）式において、ｑは素電簡、Ｋ
はボルツマン定数、Ｔは絶対温度、１１は十）ボした入
力用トランジスタＱ１のコレクタ電流、Ｉ２は出力用ト
ランジスタＱ２のエミッタ電流を示寸。

このため、入力信号Ｓ１が、電流１１及びＩ２の値を大
きく変化さぜる大信号である場合、上述した（２）〜（
４）式の関係が成立し１．ｒ　くなる場合が生ずる。ど
くに、 ＋２”０　　　　　　　　　・・・・・・・・・（８）
ｇ□２・ｒ　（＜　１　　　　　　・・・・・・・・・
（９）の関係が生ずると、（１）式から明らかなように
、出力信号Ｓ２が、入力信号Ｓ１に対して逆相で（ｑら
れるという不都合を生じる。

また、並列帰還用抵抗ＲＦの値ｒ［を小さくすればする
程並列帰還効果が大になることから、並列帰還用抵抗Ｒ
Ｆの値ｒｒを十分率にした場合、上述した（９）式の関
係が生じ易くなり、このため、出力信号Ｓ２が入力信号
８１に対して逆相で１ｕられる、という不都合が生じ易
くなるとともに、出力用トランジスタＱ１のコレクタ及
びベース間に所要の電圧を確保することができなくなり
、出力用トランジスタＱ１が所期の動作をしなくなる。

従って、出力信号Ｓ２が安定に１９られるのに一定の限
度を有していた。

さらに、負荷用抵抗Ｒ２、に出力用トランジスタＱ２の
コレクタ電流が流れるとともに、入力用トランジスタＱ
１のコレクタ電流が並列帰還用抵抗ＲＦを介して流れる
ため、出力線Ｔ２に得られる出力信号Ｓ２の直流レベル
を、出力用トランジスタＱ２のコレクタに流れる電流の
みによって一義的に決定することができず、従って、ト
ランジスタ増幅回路を、出力信号Ｓ２が所望の直流レベ
ルを右するものとして出力線Ｔ２に出力するように構成
するのに困難を伴なう。

また、入力用トランジスタＱ１のコレクタが並列帰還用
抵抗ＲＦ及び負荷用抵抗Ｒ２を介して電源線Ｅ１に接続
されているため、入力信号Ｓ１が大信号である場合、上
述したように、出力用トランジスタＱ１のコレクタ及び
ベース間に所要の電圧が確保することができなくなる−
０すなわち、入力信号Ｓ１が大なる値の高レベルで得ら
れるとき、入力用トランジスタＱ１のベース及びコレク
タ間に順バイアス電圧が印加されるため、出力信号が高
レベル予定の値よりも低下して得られる。

さらに、入力信号Ｓ１が、上述したように入力用トラン
ジスタＱ１のベース及びコレクタ間に順バアス電流が印
加されるような、大きな値の高レベルで１ｑられなくて
も、比較的大きな値の高レベルで得られる場合、入力用
トランジスタＱ１のベース及びコレクタ間の電圧が小さ
くなるため、そのベース及びコレクタ間の寄生容量が増
し、そこに多くの電荷が蓄積される。このため、出ツノ
信号Ｓ２の立下り特性に遅れを生ずるとともに、入力信
号＄１の振幅の変化に応じて上述した電荷の蓄Ｗ１ｆｆ
ｌが異なるため、出力信号に入力信号の振幅に応じた値
の位相偏差を伴う。

また、上述したように、入力用トランジスタＱ１のコレ
クタが並列帰還用抵抗ＲＦ及びｅ’＜　（３７用抵抗Ｒ
２を介して電源線Ｅ１に接続されているので、入力用ト
ランジスタＱ１のベースに所期の動作電位を安定に与え
るに困難を伴うことから、入）ｊ信号Ｓ１が正負対称な
交流信号である場合、出力信号Ｓ２を良好な正負対称性
を有する交流信号として１ｑるのが困難であった、など
の欠点を有していた。

問題を解決するための手段 よって、本発明は、上述した欠点のない、新規なトラン
ジスタ増幅回路を提案せんとザるちのである。

本発明によるトランジスタ増幅回路は、第５図で上述し
た従来のトランジスタ増幅回路の場合と同様に、ベース
を入力線に接続している入力用トランジスタと、コレク
タを第１の電源線に負荷用抵抗を通じて接続していると
ともに出力線に接続し、エミッタを低抵抗回路を通じて
上記第１の電源線と対をなす第２の電源線に接続してい
る出力用トランジスタと、ベース及びエミッタ間にバイ
アス用直流電源を接続し、コレクタを上記入力用トラン
ジスタのエミッタに接続し、エミッタを上記第２の電源
線に接続している電流制限用トランジスタと、一端を上
記出力用トランジスタのエミッタに接続し、他端を上記
入力用トランジスタのベースに接続しているバイアス用
兼並列帰還用抵抗とを右するしかしながら、本願第１番
目の発明によるトランジスタ増幅回路は、そのような構
成において、ベースを容昂を通じて上記第２の電源線に
接続しているとともに他のバイアス川原並列帰還用抵抗
を通じて上記出力用トランジスタのエミッタに接続し、
エミッタを上記電流制限用トランジスタのコレクタに接
続し、コレクタを上記出力用トランジスタのベースに接
続している差動増幅用トランジスタと、一端を上記出力
用トランジスタのコレクタに接続し、（Ｉ！！　端を上
記出力用トランジスタのベースに接続している並列帰）
７用抵抗とを有し、上記入力用トランジスタのコレクタ
が上記第１の電源線に直接的に接続されている、という
構成を有する。

また、本願第２番目の発明によるトランジスタ増幅回路
は、上述した構成において、ベースを容量を通じて」−
２第２の電源線に接続しているとともに他のバイアス川
原並列帰還用抵抗を通じて上記出力用トランジスタのエ
ミッタに接続し、エミッタを−に配電流制限用トランジ
スタのコレクタに接続し、コレクタを上記出力用トラン
ジスタのベースに接続している差動増幅用トランジスタ
と、ベースを上記出力用トランジ　。

スタのコレクタに接続し、コレクタを上記第１の電源線
に接続し、エミッタを並列帰還用抵抗を通じて」ニ記出
力用トランジスタのベースに接続している並列帰還用ト
ランジスタとを右し、上記入力用トランジスタのコレク
タが上記第１の電源線に直接的に接続されている、とい
う構成を右する。

作用・効果 本願第１番目の発明によるトランジスタ増幅回路は、第
５図で上述した従来の構成において、バイアス川原並列
帰還用抵抗の一端が低抵抗回路の中点に接続されている
のに代え、出力用トランジスタのエミッタに接続され、
また、ベースを容量を通じて第２の電源線に接続してい
るととも他のバイアス川原並列帰還用抵抗を通じて出力
用トランジスタのエミッタに接続し、エミッタを電流制
限用トランジスタのコレクタに接続し、コレクタを出力
用トランジスタのベースに接続している差動増幅用トラ
ンジスタを右し、さらに、出力用トランジスタのベース
が入力用トランジスタのコレクタに接続されているのに
代え、入力用トランジスタのコレクタに接続されていず
、また、これに応じて入力用トランジスタのコレクタが
直接的に第１の電源線に）ａ続されていることを除いて
、第５図で上述した従来のトランジスタ増幅回路と同様
の構成を有する。

このため、入力用トランジスタに入力信号が低レベルで
供給される場合、入力用トランジスタにはほとんど電流
が流れなくなるが、差動増幅用トランジスタに、（１荷
用八抗及び並列帰）！用抵抗を通じて電流制限用トラン
ジスタを通る定電流が流れ、このため、出力用トランジ
スタのベースが低レベルの電位になり、よって出力用ト
ランジスタのコレクタ、従って出力線が高レベルの電位
になる。また、入力用トランジスタに入力信号が高レベ
ルで供給される場合、入力用トランジスタに上述した電
流制限用トランジスタを通る定電流が流れるが、差動増
幅用トランジスタにはほとんど電流が流れなくなり、こ
のため出力用トランジスタのベースが高レベルの電位に
なり、よって出力線が低レベルの電位になる。　従って
入力用トランジスタのベースに、入力線を介して、入力
信号を供給すれば、出力用トランジスタのコレクタから
、増幅された出力信号が入力信号と逆相で得られ、それ
が出力線に 導出される。

この場合、入力用トランジスタと、差動増幅用トランジ
スタと、電流制限用トランジスタと、負荷用抵抗と、並
列帰還用抵抗と、バイアス用直流電源とを含んでカスコ
ード型差動増幅回路が構成され、また、出力用トランジ
スタと、低抵抗回路と、負荷用抵抗と、並列帰還用抵抗
とを含んで並列帰還増幅回路が構成されているので、本
願第１番目の発明によるトランジスタ増幅回路は、カス
コード３＋１差動増幅回路と並列帰還増幅回路との縦続
１＆続回路を構成している。

よって、本願第１番目の発明によるトランジスタ増幅回
路によれば、入力用トランジスタのベースに入力線を介
して供給される入力信号にもとずき、それと、逆相の増
幅された出力信号が、出力線に、予定の振幅に制限され
て安定に（ｑられる。

また、本願第１番目の発明によるトランジスタ増幅回路
によれば、入力用トランジスタのベースがバイアス月並
並列帰還用抵抗を通じて出ツノ用トランジスタのエミッ
タに接続され、コレクタが直接的に第１の電源線に接続
されているので、入力用トランジスタのベース及びコレ
クタ間のバイアス電圧が十分且つ安定に確保される。こ
のため、入力信号が大信号であっても、出力信号が入力
信号と同相で得られる、という誤動作を生じない。また
、入力信号が大きな値の高レベルで１９られても、また
入力信号の振幅が大きく変化しても出力信号が、位相偏
差を伴なうことなしに得られるか、伴なうとしても、第
５図で上述した従来のトランジスタ増幅回路の場合に比
し格段的に小さな位相偏差しか件なわないものとしてｊ
ｑられる。

また、本願第１番目の発明によるトランジスタ増幅回路
によれば、入力信号に対する入″ｊ）回路が、カスコー
ド型差動増幅回路で構成されているので、入力信号に対
する寄生入力容量が第５図で上述した従来のトランジス
タ増幅回路の場合に比し格段的に小さく、従って第５図
で上述した従来のトランジスタ増幅回路の場合に比し、
より広帯域の信号を、予定の振幅に増幅することができ
る。

さらに、本願第１番目の発明によるトランジスタ増幅回
路によれば、入力信号に対する入力回路が、カスコード
型差動増幅回路で構成され、そしてそれを構成して入力
用トランジスタのベースに所期の動作電位を安定に与え
ることができるので、入力信号が正負対称な交流信号で
ある場合出力信号を良好な正負対称性を有する交流信号
として容易に得られることができる。

また、木ＩＩ４第２番目の発明によるトランジスタ増幅
回路は、本願第１番目の発明によるトランジスタ増幅回
路において、出力用トランジスタのコレクタ及びベース
間に接続されている並列帰）！用抵抗を有しているのに
代え、ベースを出力用トランジスタのコレクタに接続し
、コレクタを第１の電源線に接続し、エミッタを並列帰
還用抵抗を通じて出力用トランジスタのベースに接続し
ている並列鼎運用トランジスタを右Ｉノでいることを除
いて、本願第１番目の発明によるトランジスタ増幅回路
と同様の構成を有する。

このため、本願第２番目の発明によるトランジスタ増幅
回路の場合、詳細説明は省略するが、入力用トランジス
タに入ノＪ信号が高レベルで供給されて、入力用トラン
ジスタに電流制限用トランジスタを通る定電流が流れる
場合、その定電流が、本願第１番目の発明によるトラン
ジスタ増幅回路の場合に負荷用抵抗及び並列帰ｊＷ用ト
ランジスタを通じて流れたのに代え、ｉｌｅ列帰還用抵
抗トランジスタ及び並列帰還用抵抗を通じて流れること
を除いて、本願第１番目の発明によるトランジスタ増幅
回路の場合と同様の動作をするので、本願第１番目の発
明によるトランジスタ増幅回路の場合と同様の層れた効
果が得られる。

実施例１ 第１図は、本願第１番目の発明によるトランジスタ増幅
回路の実施例を示し、第５図との対応部分には同一符号
を付して示す 第１図に示す本願第１番目の発明によるトランジスタ増
幅回路の実施例は、第５図で上述した構成において、バ
イアス月並並列帰還用抵抗ＲＢの一端が低抵抗回路ＲＣ
の出力用トランジスタＱ２のエミッタに接続され、また
、ベースを容ｆｆ１ｃを通じて電源線Ｅ２に接続してい
るととも他のバイアス月並並列帰還用抵抗ＲＢ’　を通
じて出力用トランジスタＱ２のエミッタに接続し、エミ
ッタを電流制限用トランジスタＱ３のコレクタに接続し
、コレクタを出力用トランジスタＱ２のベースに接続し
ている差動増幅用トランジスタＱ４を有し、さらに、出
力用トランジスタＱ２のベースが入力用トランジスタＱ
１のコレクタに接続されているのに代え、入力用トラン
ジスタＱ１のコレクタに接続されていず、また、これに
応じて入力用トランジスタＱ１のコレクタが直接的に電
源線Ｅ１に接続されていることを除いて、第５図で上述
した従来のにトランジスタ１け幅回路と同様の構成を６
する。

以上が、本願第１番目の発明によるトランジスタ増幅回
路の実施例の構成である。

このような構成によれば、入力用トランジスタＱ１に入
力信号Ｓ１が低レベルで供給される場合、入力用トラン
ジスタＱ１にはほとんど電流が流れなくなるが、差動増
幅用トランジスタＱ４に、負荷用抵抗Ｒ２及び並列帰還
用抵抗ＲＦを通じて電流制限用トランジスタＱ３を通る
定電流が流れる。

このため、出力用トランジスタＱ２のベースが低レベル
の電位になり、よって、出力用トランジスタＱ２のコレ
クタ、従って出力線Ｔ２が高レベルの電位になる。

また、入力用トランジスタＱ１に入力信号Ｓ１が高レベ
ルで供給される場合、入力用トランジスタＱ１に上述し
た電流制限用トランジスタＱ３を通る定電流が、差動増
幅用トランジスタＱ４にはほと／υど電流が流れなくな
り、このため出力用トランジスタＱ２のベースが高レベ
ルの電位になり、よって、出力線Ｔ２が低レベルの電位
になる。

従って、入力用トランジスタＱ１のベースに、入力線Ｔ
１を介して、入力信号＄１を供給づれば、出力用トラン
ジスタＱ２のコレクタから、増幅された出力信号Ｓ２が
入力信号Ｓ１と逆相で１ｑられ、それが出力１！！１ｉ
Ｔ２に導出される。

この場合、入力用トランジスタＱ１と、差動増幅用トラ
ンジスタＱ４と、電流制限用トランジスタＱ３と、口筒
用抵抗Ｒ２と、並列帰還用抵抗ＲＦと、バイアス用直流
電源ＶＢとを含んでカスコード型差動増幅用回路が構成
され、また、出力用トランジスタＱ２と、低抵抗回路Ｒ
Ｃと、負荷用抵抗Ｒ２と、並列帰還用抵抗ＲＦとを含ん
で並列帰還増幅回路が構成されているので、第１図に示
ず本願第１番目の発明によるトランジスタ増幅回路は、
カスコード型差＃Ｊ増幅回路と並列帰還増幅回路との縦
続接続回路を構成している。

よって、第１図に示す本願第１番目の発明によるトラン
ジスタ増幅回路によれば、第２図に示すように、入ツノ
用トランジスタＱ１のベースに入力線Ｔ１を介して供給
される入力信号Ｓ１に−６とすき、それと、逆相の増幅
された出力信号Ｓ１が、出力線Ｔ２に、予定の振幅に制
限されて安定に得られる。

また、第１図に示す本願第１番目の発明によるトランジ
スタ増幅回路によれば、入力用トランジスタＱ１のベー
スがバイアス月並並列帰還用抵抗ＲＢを通じて出力用ト
ランジスタＱ２のエミッタに接続され、コレクタが直接
的に電源線Ｅ１に接続されているので、入力用トランジ
スタＱ１のベース及びコレクタ間のバイアス電圧が十分
且つ安定に確保される。このため、入力信号Ｓ１が大信
号であっても、出力信号ｓ２が入力信号Ｓ１と同相で得
られる、という誤ｆ）１作を生じない。また、入力信号
ｓ１が大きな値の高レベルで１７られても、また入力信
号Ｓ１の振幅が大きく変化しても、出力信号ｓ２が、第
３図に示すように、位相偏差を伴なうことなしに１！１
られるか、伴なうとしても、第５図で上述した従来のト
ランジスタ増幅回路の場合に比し格段的に小ざな位相偏
差１ノか伴なわないものとして１９られる。

また、第１図に示す本願第１番目の発明にＪ：るトラン
ジスタ増幅回路によれば、入力信号Ｓ１に対する入力回
路が、カスコード型差動増幅回路で構成されているので
、入ノＪ信月８１に対する寄生人力容量が、第５図が上
述した従来のトランジスタ増幅回路の場合に比し格段的
に小さく、従って、第５図で上述した従来のトランジス
タ増幅回路の場合に比し、より広帯域の信号を予定の振
幅に増幅することができる。

さらに、第１図に示１本願第１番目の発明によるトラン
ジスタ増幅回路によれば、入力信号Ｓ１に対する入力回
路が、カスコード型差動増幅回路で構成され、そしてそ
れを構成して入力用トランジスタＱ１のベースに所期の
動作電位を安定に与えることができるので、入力信号Ｓ
１が正負対称な交流信号である場合、出力信号Ｓ２を良
好な正負対称性を有する交流信号として容易に（りるこ
とができる。

実施例２ 第４図は、本願第２番目の発明によるトランジスタ増幅
回路の実施例を示す。

第４図において、第１図との対応部分には同一符号を付
し詳細説明を省略する。

第４図に示７本願第２番目の発明によるトランジスタ増
幅回路は、本願第１番目の発明によるトランジスタ増幅
回路において、コレクタ及びエミッタ間に接続されてい
る並列帰還用抵抗ＲＦを有しているのに代え、ベースを
出力用トランジスタＱ２のコレクタに接続し、コレクタ
を電源線Ｅ１に接続し、エミッタを並列帰還用抵抗ＲＦ
を通じて出力用トランジスタＱ２のベースに接続してい
る並列帰還用トランジスタＱ４を有していることを除い
て、第１図に示ず木願第１番目の発明によるトランジス
タ増幅回路。

と同様の構成を右する。

このような構成を有する、本願第２番目の発明によるト
ランジスタ増幅回路の場合、詳４ｆＩ説明は省略するが
、入力用トランジスタＱ１に入力信号Ｓ１が高レベルで
供給されて入力用トランジスタＱ１に電流￥１１限用ト
ランジスタＱ３を通る定ＴＸ流が流れる場合、その定電
流が、第１図に示す本願第１番目の発明によるトランジ
スタ増幅回路の場合に負荷用抵抗Ｒ２及び並列帰還用抵
抗ＲＦを通じて流れたのに代え、並列帰還用トランジス
タＱ４及び並列帰還用抵抗ＲＦを通じて流れることを除
いて、第１図に示す本願第１番目の発明によるトランジ
スタ増幅回路の場合と回路の動作をするので、本願第１
番目の発明によるトランジスタ増幅回路の場合と同様の
優れた効果が得られる。

【図面の簡単な説明】

第１図は、本願第１番目の発明によるトランジスタ増幅
回路の実施例を示す接続図である。 第２図はその説明に供する並列帰還用抵抗の（直ｒ、を
パラメータとする入力信号の電流に対する出力信号の電
圧の関係を示す曲線図である。 第３図は、第１図に示す本願第１番目の発明によるトラ
ンジスタ増幅回路の説明に供する入力信号の電圧Ｖ、を
パラメータとする出力信号の電圧波形を示す図である。 第４図は、本願第２番目の発明によるトランジスタ増幅
回路の実施例を示す接続である。 第５図は、従来のトランジスタ増幅回路を示す接続図で
ある。 出願人　　日本電信電話株式会社 入ｉ愼七Ｓ１の雷／ｌ　（Ｖ） ｇＩｆｌｖｌ（紗）

Claims (1)

1. 【特許請求の範囲】 １、ベースを入力線に接続している入力用トランジスタ
   と、 コレクタを第１の電源線に負荷用抵抗を通 じて接続しているとともに出力線に接続し、エミッタを
   低抵抗回路を通じて上記第１の電源線と対をなす第２の
   電源線に接続している出力用トランジスタと、 ベース及びエミッタ間にバイアス用直流電 源を接続し、コレクタを上記入力用トランジスタのエミ
   ッタに接続し、エミッタを上記第２の電源線に接続して
   いる電流制限用トランジスタと、 一端を上記出力用トランジスタのエミッタ に接続し、他端を上記入力用トランジスタのベースに接
   続しているバイアス用型並列帰還用抵抗とを有するトラ
   ンジスタ増幅回路において、 ベースを容量を通じて上記第２の電源線に 接続しているとともに他のバイアス用兼並列帰還用抵抗
   を通じて上記出力用トランジスタのエミッタに接続し、
   エミッタを上記電流制限用トランジスタのコレクタに接
   続し、コレクタを上記出力用トランジスタのベースに接
   続している差動増幅用トランジスタと、 一端を上記出力用トランジスタのコレクタ に接続し、他端を上記出力用トランジスタのベースに接
   続している並列帰還用抵抗とを有し、 上記入力用トランジスタのコレクタが上記 第１の電源線に直接的に接続されていることを特徴とす
   るトランジスタ増幅回路。 ２、ベースを入力線に接続している入力用トランジスタ
   と、 コレクタを第１の電源線に負荷用抵抗を通 じて接続しているとともに出力線に接続し、エミッタを
   低抵抗回路を通じて上記第１の電源線と対をなす第２の
   電源線に接続している出力用トランジスタと、 ベース及びエミッタ間にバイアス用直流電 源を接続し、コレクタを上記入力用トランジスタのエミ
   ッタに接続し、エミッタを上記第２の電源線に接続して
   いる電流制限用トランジスタと、 一端を上記出力用トランジスタのエミッタ に接続し、他端を上記入力用トランジスタのベースに接
   続しているバイアス用兼並列帰還用抵抗とを有するトラ
   ンジスタ増幅回路において、 ベースを容量を通じて上記第２の電源線に 接続しているとともに他のバイアス用兼並列帰還用抵抗
   を通じて上記出力用トランジスタのエミッタに接続し、
   エミッタを上記電流制限用トランジスタのコレクタに接
   続し、コレクタを上記出力用トランジスタのベースに接
   続している差動増幅用トランジスタと、 ベースを上記出力用トランジスタのコレク タに接続し、コレクタを上記第１の電源線に接続し、エ
   ミッタを並列帰還用抵抗を通じて上記出力用トランジス
   タのベースに接続している並列帰還用トランジスタとを
   有し、 上記入力用トランジスタのコレクタが上記 第１の電源線に直接的に接続されていることを特徴とす
   るトランジスタ増幅回路。