JPS625421A - デイジタルサ−ボ装置 - Google Patents
デイジタルサ−ボ装置Info
- Publication number
- JPS625421A JPS625421A JP60144344A JP14434485A JPS625421A JP S625421 A JPS625421 A JP S625421A JP 60144344 A JP60144344 A JP 60144344A JP 14434485 A JP14434485 A JP 14434485A JP S625421 A JPS625421 A JP S625421A
- Authority
- JP
- Japan
- Prior art keywords
- value
- counter
- pulse
- frequency
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Control Of Ac Motors In General (AREA)
- Feedback Control In General (AREA)
- Control Of Velocity Or Acceleration (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＶＴＲ、テープレコーダ等に用いられるディジ
タルサーボ装置に関するものである。
タルサーボ装置に関するものである。
本発明は所定周波数のクロックをカウントするカウンタ
のプリセット値又はカウントスタート時点を目標値に応
じて制御するように成すと共に、上記カウンタの所定範
囲におけるカウント値をモータの速度に応じた周波数を
有する信号でサンプリングし、このサンプリングされた
カウント値をＤ／Ａ変換してモータに加えるようにした
ことにより、サーボレンジを一定にしながら複数個の目
標値を設定したりあるいは目標値を連続的に変更するこ
とができるようにしたものである。
のプリセット値又はカウントスタート時点を目標値に応
じて制御するように成すと共に、上記カウンタの所定範
囲におけるカウント値をモータの速度に応じた周波数を
有する信号でサンプリングし、このサンプリングされた
カウント値をＤ／Ａ変換してモータに加えるようにした
ことにより、サーボレンジを一定にしながら複数個の目
標値を設定したりあるいは目標値を連続的に変更するこ
とができるようにしたものである。
第５図は、ＶＴＲ，テープレコーダ等において、回転ド
ラム、キャプスタン等を制御するための従来から用いら
れているディジタルスピードサーボ回路を原理的に示す
ものである。
ラム、キャプスタン等を制御するための従来から用いら
れているディジタルスピードサーボ回路を原理的に示す
ものである。
第５図において、回転ドラム又はキャプスタンを駆動す
るモータｌの回転速度は周波数発電機２による検出され
る。この周波数発電機２からモータ１の回転速度に応じ
て周波数が変化する第６図に示すようなＦＣパルスが得
られる。このＦＧパルスは遅延時間ＴＤを有する遅延回
路３により遅延されて、第６図に示すようなＦＧＤパル
スとなる。このＦＧＤパルスは周波数−電圧変換回路４
において電圧ＶＣに変換される。この変換は、第６図に
示すようにＦＧＤパルスの立下りで台形波信号を所定の
傾斜で立上らせると共に、この傾斜部分をＦＣパルスの
立上りでサンプリングすることにより行われる。上記変
換された電圧ＶＣは制御電圧としてアンプ５を通じてモ
ータ１に加えられ、このモータ１の速度を制御する。
るモータｌの回転速度は周波数発電機２による検出され
る。この周波数発電機２からモータ１の回転速度に応じ
て周波数が変化する第６図に示すようなＦＣパルスが得
られる。このＦＧパルスは遅延時間ＴＤを有する遅延回
路３により遅延されて、第６図に示すようなＦＧＤパル
スとなる。このＦＧＤパルスは周波数−電圧変換回路４
において電圧ＶＣに変換される。この変換は、第６図に
示すようにＦＧＤパルスの立下りで台形波信号を所定の
傾斜で立上らせると共に、この傾斜部分をＦＣパルスの
立上りでサンプリングすることにより行われる。上記変
換された電圧ＶＣは制御電圧としてアンプ５を通じてモ
ータ１に加えられ、このモータ１の速度を制御する。
上述した従来のディジタルサーボ回路においては、モー
タ１の速度目標値Ｒと周波数発電機２の歯数ｎとが決め
られると、目標値ＲでのＦＣパルスの周波数はＲＸｎと
なり一義的に定められる。
タ１の速度目標値Ｒと周波数発電機２の歯数ｎとが決め
られると、目標値ＲでのＦＣパルスの周波数はＲＸｎと
なり一義的に定められる。
またこれに応じて遅延回路３の遅延時間Ｔｏも定められ
る。このため従来のディジタルサーボ回路では、複数の
目標値Ｒを設定したり、あるいは目標値Ｒを連続的に変
化させることが困難となっていた。
る。このため従来のディジタルサーボ回路では、複数の
目標値Ｒを設定したり、あるいは目標値Ｒを連続的に変
化させることが困難となっていた。
従来のディジタルサーボ回路で目標値を変えることがで
きるようにするには、第６図において台形波信号の傾斜
範囲Ｔ７を広くして、目標値に応じてサンプリング地点
ｔ０の位置を変えるようにすることが考えられる。しか
しながら、上記傾斜範囲Ｔ７を広くするとサーボゲイン
が低下し、また各目標値でのサンプリング地点ｔ０が上
記範囲Ｔｔの中心（１／ ２ ’ｒ、の地点）よりずれ
るので、サーボレンジが狭くなると云う問題が生じる。
きるようにするには、第６図において台形波信号の傾斜
範囲Ｔ７を広くして、目標値に応じてサンプリング地点
ｔ０の位置を変えるようにすることが考えられる。しか
しながら、上記傾斜範囲Ｔ７を広くするとサーボゲイン
が低下し、また各目標値でのサンプリング地点ｔ０が上
記範囲Ｔｔの中心（１／ ２ ’ｒ、の地点）よりずれ
るので、サーボレンジが狭くなると云う問題が生じる。
尚、複数の目標値を設定できるようにしたディジタルサ
ーボ装置として、特開昭５７−１９８０３号によるもの
がある。この出願の発明においては、複数の目標値に応
じて必要な定数を予め演算してＲＯＭに記憶するように
している。
ーボ装置として、特開昭５７−１９８０３号によるもの
がある。この出願の発明においては、複数の目標値に応
じて必要な定数を予め演算してＲＯＭに記憶するように
している。
本発明においては、所定周波数のクロックをカウントす
るカウンタのプリセット値又はカウントスタート時点を
目標値に応じて制御する手段と、上記カウンタの所定範
囲におけるカウント値をモータの速度に応じた周波数を
有する速度検出信号でサンプリングする手段と、上記サ
ンプリング手段でサンプリングされたカウント値をＤ／
Ａ変換してモータに加える手段とを設けている。
るカウンタのプリセット値又はカウントスタート時点を
目標値に応じて制御する手段と、上記カウンタの所定範
囲におけるカウント値をモータの速度に応じた周波数を
有する速度検出信号でサンプリングする手段と、上記サ
ンプリング手段でサンプリングされたカウント値をＤ／
Ａ変換してモータに加える手段とを設けている。
一定のサーボレンジにおいて、複数個の目標値を設定し
たり、あるいは目標値を連続的に変更することができる
ようになる。
たり、あるいは目標値を連続的に変更することができる
ようになる。
第１図において、周期計測回路６においては、速度標準
パルスとして用いられる第２図に示すようなＦＯＲパル
スが加えられ、このＦＯＲパルスの周期ＴＩが計測され
る。このＦＯＲパルスはスピードサーボの目標値を示す
ものであり、ＦＧパルスの目標値での周波数と同一のも
のが用いられる。従って、複数の目標値を設定する場合
は、複数の周波数のＦＯＲパルスが用意され、目標値を
連続的に変える場合は、ＦＯＲパルスの周波数が連続的
に変えられる。尚、ＶＴＲ、テープレコーダ等において
は、通常はスピードサーボと共に位相サーボが行われる
ので、この位相サーボに用いられる基準信号をＦＯＲパ
ルスとして利用すればよい。
パルスとして用いられる第２図に示すようなＦＯＲパル
スが加えられ、このＦＯＲパルスの周期ＴＩが計測され
る。このＦＯＲパルスはスピードサーボの目標値を示す
ものであり、ＦＧパルスの目標値での周波数と同一のも
のが用いられる。従って、複数の目標値を設定する場合
は、複数の周波数のＦＯＲパルスが用意され、目標値を
連続的に変える場合は、ＦＯＲパルスの周波数が連続的
に変えられる。尚、ＶＴＲ、テープレコーダ等において
は、通常はスピードサーボと共に位相サーボが行われる
ので、この位相サーボに用いられる基準信号をＦＯＲパ
ルスとして利用すればよい。
上記周波数計測回路６で計測された上記ＦＯＲパルスの
周波数ＴＩは演算回路７に送られ、ここで次段のカウン
タ８に与えるプリセット値ａを次の方法で演算して求め
る。
周波数ＴＩは演算回路７に送られ、ここで次段のカウン
タ８に与えるプリセット値ａを次の方法で演算して求め
る。
上記カウンタ８は前述した第５図における遅延回路３及
び周波数−電圧変換回路４を実質的に兼ねるもので、所
定周波数のクロックＣＰをカウントするｍビットカウン
タが用いられている。上記プリセット値ａは、第２図に
示すようにＦＯＲパルスの立上りを遅延時間Ｔｆｌで遅
延した時点に応じた値に設定される。この場合、図示の
ようにカウンタ８のカウント値「１」〜ｒ２１′Ｊの範
囲における傾斜部分において、サーボレンジ（サンプ−
リング範囲）Ｔｔを予め定め、このサーボレンジＴＴの
中心ｔ０にＦＧＲパルスの立上りが一致すれ、このＴＤ
に応じてａの値が求められる。
び周波数−電圧変換回路４を実質的に兼ねるもので、所
定周波数のクロックＣＰをカウントするｍビットカウン
タが用いられている。上記プリセット値ａは、第２図に
示すようにＦＯＲパルスの立上りを遅延時間Ｔｆｌで遅
延した時点に応じた値に設定される。この場合、図示の
ようにカウンタ８のカウント値「１」〜ｒ２１′Ｊの範
囲における傾斜部分において、サーボレンジ（サンプ−
リング範囲）Ｔｔを予め定め、このサーボレンジＴＴの
中心ｔ０にＦＧＲパルスの立上りが一致すれ、このＴＤ
に応じてａの値が求められる。
このプリセット値ａはカウンタ８にロードされる。この
カウンタ８のカウント値は周波数発電機２から得られる
ＦＣパルスの立上がりのタイミングでサンプリングされ
てラッチ回路９にラッチされる。このサンプリング値は
Ｄ／Ａ変換器１０によりアナログ制御電圧Ｖ、に変換さ
れて、モーターに加えられる。
カウンタ８のカウント値は周波数発電機２から得られる
ＦＣパルスの立上がりのタイミングでサンプリングされ
てラッチ回路９にラッチされる。このサンプリング値は
Ｄ／Ａ変換器１０によりアナログ制御電圧Ｖ、に変換さ
れて、モーターに加えられる。
以上によれば、第２図において、ＦＯＲパルスの周期Ｔ
、ｔに応じて、カウンタ８のプリセット値ａが傾斜部分
に沿って移動し、これに伴ってサンプリング中心ｔ０が
移動する。即ち、目標値に応じてブリセント値ａが変化
し、サーボレンジＴ。
、ｔに応じて、カウンタ８のプリセット値ａが傾斜部分
に沿って移動し、これに伴ってサンプリング中心ｔ０が
移動する。即ち、目標値に応じてブリセント値ａが変化
し、サーボレンジＴ。
は全ての目標値に対して一定となる。
第３図は上記原理を適用した具体的な回路構成の実施例
を示すもので、第１図と対応部分には同一符号を付しで
ある。尚、図中ｒ Ｌ ５−−−−−−−・−」はＩＣ
の番号を示すものである。
を示すもので、第１図と対応部分には同一符号を付しで
ある。尚、図中ｒ Ｌ ５−−−−−−−・−」はＩＣ
の番号を示すものである。
本実施例の場合は第１図のカウンタ８として１２ビツト
カウンタを用いている。そして第４図に示すようにこの
カウンタ８の下位８ビツトをサンプリング範囲Ｔ？とじ
ている。即ち、図のｂ点からｄ点まで、カウント値とし
てｒ３８４０（Ｆｏｏ）」〜ｒ４０９６ （ＦＦＦ−２
”）Ｊまでの範囲をサンプリング範囲Ｔアとし、サンプ
リング中心Ｃをカウント値ｒ３９６８ （ＦＩＯ）Ｊと
している。このｂ−ｄ点のサンプリング範囲Ｔ、は目標
値に拘わらず一定とする。そしてＦＯＲパルスの周ｗＩ
ＴＲ５即ち目標値に応じて前記プリセント値ａを変える
ことにより遅延時間Ｔ、を変え、これによって上記範囲
Ｔ７が一定となるようにしている。従って、上記ａは演
算回路７において、ａ ＝ Ｃ−ＴＲとして求められる
。また上記範囲Ｔ？においてのみサーボの制御電圧Ｖ、
が現われるように、ａ〜ｂの期間はカウンタ８をマスク
するようにしている。
カウンタを用いている。そして第４図に示すようにこの
カウンタ８の下位８ビツトをサンプリング範囲Ｔ？とじ
ている。即ち、図のｂ点からｄ点まで、カウント値とし
てｒ３８４０（Ｆｏｏ）」〜ｒ４０９６ （ＦＦＦ−２
”）Ｊまでの範囲をサンプリング範囲Ｔアとし、サンプ
リング中心Ｃをカウント値ｒ３９６８ （ＦＩＯ）Ｊと
している。このｂ−ｄ点のサンプリング範囲Ｔ、は目標
値に拘わらず一定とする。そしてＦＯＲパルスの周ｗＩ
ＴＲ５即ち目標値に応じて前記プリセント値ａを変える
ことにより遅延時間Ｔ、を変え、これによって上記範囲
Ｔ７が一定となるようにしている。従って、上記ａは演
算回路７において、ａ ＝ Ｃ−ＴＲとして求められる
。また上記範囲Ｔ？においてのみサーボの制御電圧Ｖ、
が現われるように、ａ〜ｂの期間はカウンタ８をマスク
するようにしている。
第３図において、種々の周波数のＦＯＲパルスを得るた
めにＰＬＬ回路１１が設けられている。
めにＰＬＬ回路１１が設けられている。
このＰＬＬ回路１１は基準発振器１２．１／Ｍ分周器１
３、位相比較器１４、ローパスフィルタ１５、ＶＣＯ１
６，１／Ｎ分周器１７及び目標値変更を行うための分周
比制御用操作摘み、操作釦等から成る操作子１８等によ
り構成されている。
３、位相比較器１４、ローパスフィルタ１５、ＶＣＯ１
６，１／Ｎ分周器１７及び目標値変更を行うための分周
比制御用操作摘み、操作釦等から成る操作子１８等によ
り構成されている。
上記操作子１８を操作することによりＶＣＯ１６の周波
数を段階的又は連続的に制御することができる。
数を段階的又は連続的に制御することができる。
通常速度における目標値の場合は、基準発振器１２の出
力がスイッチ１９の接点ａを介して１／に分周器２０に
加えられる。目標値が変更される場合は、上記ＶＣＯ１
６の出力がスイッチ１９の接点すを介して上記分周器２
０に加えられる。この分周器２０から得られる種々の周
波数のＦＯＲパルスは、Ｄ型フリップフロップ２２．２
３及びナントゲート２４から成る同期回路２５において
クロツタＣＰと同期がとられている。クロック発生器２
６は例えばＩＭＨｚのクロックＣＰを発生して所定の回
路に供給している。
力がスイッチ１９の接点ａを介して１／に分周器２０に
加えられる。目標値が変更される場合は、上記ＶＣＯ１
６の出力がスイッチ１９の接点すを介して上記分周器２
０に加えられる。この分周器２０から得られる種々の周
波数のＦＯＲパルスは、Ｄ型フリップフロップ２２．２
３及びナントゲート２４から成る同期回路２５において
クロツタＣＰと同期がとられている。クロック発生器２
６は例えばＩＭＨｚのクロックＣＰを発生して所定の回
路に供給している。
周期計測回路６は３個の４ビツトカウンタ２７゜２８．
２９及び４ビツトのラッチ回路３０．３１゜３２により
構成され、上記ナントゲート２４から得られるＦＯＲパ
ルスの立上りで動作されて、このＦＯＲパルスの周期Ｔ
つが計測される。この計測されたＴ、の値は、３個の４
ビツト加算器３３゜３４．３５により構成される演算回
路７に加えられ、この演算回路７においてａ＝ｃ−Ｔ、
の演算が行われる。この演算を行うために各加算器３３
゜３４．３５の各Ａ０〜Ａ、端子には、ＬＳＢ−ＭＳＢ
の各ビットに対してｒＬＬＬＬ、ＬＬＬＨ。
２９及び４ビツトのラッチ回路３０．３１゜３２により
構成され、上記ナントゲート２４から得られるＦＯＲパ
ルスの立上りで動作されて、このＦＯＲパルスの周期Ｔ
つが計測される。この計測されたＴ、の値は、３個の４
ビツト加算器３３゜３４．３５により構成される演算回
路７に加えられ、この演算回路７においてａ＝ｃ−Ｔ、
の演算が行われる。この演算を行うために各加算器３３
゜３４．３５の各Ａ０〜Ａ、端子には、ＬＳＢ−ＭＳＢ
の各ビットに対してｒＬＬＬＬ、ＬＬＬＨ。
ＨＨＨＨＪのデータ、即ちｃ＝３９６８ （ＦＩＯ）の
値が与えられており、また各ラッチ回路３０゜３１．３
２からはＩＱ−〜４百の反転出力が与えられている。従
って、各加算器３３，３４．３５においては、ａ＝ｃＴ
＊の引き算が行われる。
値が与えられており、また各ラッチ回路３０゜３１．３
２からはＩＱ−〜４百の反転出力が与えられている。従
って、各加算器３３，３４．３５においては、ａ＝ｃＴ
＊の引き算が行われる。
一方、周波数発電機２から得られるＦＧパルスはＤ型フ
リップフロップ３９．４０及びナントゲート４１から成
る同期回路４２でクロックＣＰと同期がとられた後、そ
の立上りでカウンタ８をロードして、演算回路７で求め
られたａの値をプリセットする。カウンタ８はクロック
ＣＰをａの値からカウントし、これによって下位８ビツ
トのカウンタ３６，３７のカウント値、即ち、第２図の
ｂ−ｄまでのデータはラッチ回路４３．４４にＦＧパル
スの立上りのタイミングでラッチされる。
リップフロップ３９．４０及びナントゲート４１から成
る同期回路４２でクロックＣＰと同期がとられた後、そ
の立上りでカウンタ８をロードして、演算回路７で求め
られたａの値をプリセットする。カウンタ８はクロック
ＣＰをａの値からカウントし、これによって下位８ビツ
トのカウンタ３６，３７のカウント値、即ち、第２図の
ｂ−ｄまでのデータはラッチ回路４３．４４にＦＧパル
スの立上りのタイミングでラッチされる。
各ラッチ回路４３．４４の出力はマスク回路５０の一部
を構成するアンドゲート群４５．４６内の各アンドゲー
トの一方の入力端子に夫々加えられる。一方、上位４ビ
ツトのカウンタ３８のＱＡ〜ＱＤの各出力は多入力アン
ドゲート４７に加えられ、このアンドゲート４７の出力
はＤ型フリフプフロップ４８のＤ端子に加えられる。さ
らにこのフリップフロップ４８のＱ出力が上記各アンド
ゲートの他方の入力端子に加えられるように成されてい
る。従って、カウンタ８のカウント値が前記すの値（３
８４０）になるまでは、アンドゲート群４５．４６は開
かれず、第２図のａ ｗ ｂまでの期間がマスクされる
。カウント値がｒ３８４０Ｊになると、カウンタ３８の
ＱＡｘＱ、、出力が全てｒＨＪとなって、アンドゲート
４７の出力がｒＨＪとなり、従って、フリップフロップ
４８のＱ出力がＦＣパルスの立上りのタイミングでｒＨ
Ｊとなる。これによってアンドゲート群４５．４６内の
全てのアンドゲートが導通して、ラッチ回路４３゜４４
のデータをＤ／Ａ変換器１０に加える。Ｄ／Ａ変換器１
０は上記ｂ−ｄまでのデータを例えば０〜５■の間で変
化する制御電圧Ｖ、に変換してアンプ４９を通じてモー
タ１に加える。
を構成するアンドゲート群４５．４６内の各アンドゲー
トの一方の入力端子に夫々加えられる。一方、上位４ビ
ツトのカウンタ３８のＱＡ〜ＱＤの各出力は多入力アン
ドゲート４７に加えられ、このアンドゲート４７の出力
はＤ型フリフプフロップ４８のＤ端子に加えられる。さ
らにこのフリップフロップ４８のＱ出力が上記各アンド
ゲートの他方の入力端子に加えられるように成されてい
る。従って、カウンタ８のカウント値が前記すの値（３
８４０）になるまでは、アンドゲート群４５．４６は開
かれず、第２図のａ ｗ ｂまでの期間がマスクされる
。カウント値がｒ３８４０Ｊになると、カウンタ３８の
ＱＡｘＱ、、出力が全てｒＨＪとなって、アンドゲート
４７の出力がｒＨＪとなり、従って、フリップフロップ
４８のＱ出力がＦＣパルスの立上りのタイミングでｒＨ
Ｊとなる。これによってアンドゲート群４５．４６内の
全てのアンドゲートが導通して、ラッチ回路４３゜４４
のデータをＤ／Ａ変換器１０に加える。Ｄ／Ａ変換器１
０は上記ｂ−ｄまでのデータを例えば０〜５■の間で変
化する制御電圧Ｖ、に変換してアンプ４９を通じてモー
タ１に加える。
本実施例ではカウンタ８のプリセット値ａをＦＯＲパル
スの周期ＴＩＩに応じて変えるようにしているが、ＦＣ
パルスの立上りのタイミングでカウンタ８をカラントイ
直「１」からカウントスタートさせるようにしてもよい
、即ち、モータ１の目標値に応じてカウンタ８のカウン
トスタートのタイミングを変えるようにしてもよい。
スの周期ＴＩＩに応じて変えるようにしているが、ＦＣ
パルスの立上りのタイミングでカウンタ８をカラントイ
直「１」からカウントスタートさせるようにしてもよい
、即ち、モータ１の目標値に応じてカウンタ８のカウン
トスタートのタイミングを変えるようにしてもよい。
複数の目標値を設定したり、あるいは目標値を連続的に
変更することをＲＯＭ等を用いることなく容易に行うこ
とができる。しかも目標値に拘らずサーボレンジを一定
にすることができる。また目標値を連続的に変更する場
合はリアルタイムで追従させることができる。さらに第
１図及び第３図のようにＤ／Ａ変換器より前段の回路を
全てディジタル回路構成とすることができるので、ＩＣ
化する場合に最適である。
変更することをＲＯＭ等を用いることなく容易に行うこ
とができる。しかも目標値に拘らずサーボレンジを一定
にすることができる。また目標値を連続的に変更する場
合はリアルタイムで追従させることができる。さらに第
１図及び第３図のようにＤ／Ａ変換器より前段の回路を
全てディジタル回路構成とすることができるので、ＩＣ
化する場合に最適である。
第１図は本発明の実施例を示すブロック図、第２図は第
１図のタイミングチャート、第３図は具体的な回路構成
の実施例を示すブロック図、第４図は第３図のタイミン
グチャート、第５図は従来例を示すブロック図、第６図
は第５図のタイミングチャートである。 なお、図面に用いた符号において、 ２−−−−−−−−・−・・−・−・周波数発電機６−
−−−−−−−・・−−−一−−・−・周期計測回路７
−−−−−−−・・−・−−ｍ＝−−−・−演算回路９
・−−−−−−−−−−−−−−一−−−−・ランチ回
路１０・−・・・・・・・・−・−・−・Ｄ／Ａ変換器
である。
１図のタイミングチャート、第３図は具体的な回路構成
の実施例を示すブロック図、第４図は第３図のタイミン
グチャート、第５図は従来例を示すブロック図、第６図
は第５図のタイミングチャートである。 なお、図面に用いた符号において、 ２−−−−−−−−・−・・−・−・周波数発電機６−
−−−−−−−・・−−−一−−・−・周期計測回路７
−−−−−−−・・−・−−ｍ＝−−−・−演算回路９
・−−−−−−−−−−−−−−一−−−−・ランチ回
路１０・−・・・・・・・・−・−・−・Ｄ／Ａ変換器
である。
Claims (1)
- 【特許請求の範囲】 所定周波数のクロックをカウントするカウンタのプリセ
ット値又はカウントスタート時点を目標値に応じて制御
する手段、 上記カウンタの所定範囲におけるカウント値をモータの
速度に応じた周波数を有する速度検出信号でサンプリン
グする手段、 上記サンプリング手段でサンプリングされたカウント値
をＤ／Ａ変換してモータに加える手段、を夫々具備して
成るディジタルサーボ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60144344A JPS625421A (ja) | 1985-07-01 | 1985-07-01 | デイジタルサ−ボ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60144344A JPS625421A (ja) | 1985-07-01 | 1985-07-01 | デイジタルサ−ボ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS625421A true JPS625421A (ja) | 1987-01-12 |
Family
ID=15359921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60144344A Pending JPS625421A (ja) | 1985-07-01 | 1985-07-01 | デイジタルサ−ボ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS625421A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5447610A (en) * | 1977-09-21 | 1979-04-14 | Toshiba Corp | Digital servo apparatus |
| JPS563588A (en) * | 1979-06-20 | 1981-01-14 | Matsushita Electric Ind Co Ltd | Motor speed phase controlling device |
| JPS5692606A (en) * | 1979-12-26 | 1981-07-27 | Hitachi Ltd | Frequency discriminating circuit |
| JPS60106380A (ja) * | 1983-11-11 | 1985-06-11 | Hitachi Ltd | モ−タ速度定常誤差補正装置 |
-
1985
- 1985-07-01 JP JP60144344A patent/JPS625421A/ja active Pending
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