JPS6028785A - 電動機の速度制御装置 - Google Patents
電動機の速度制御装置Info
- Publication number
- JPS6028785A JPS6028785A JP58139738A JP13973883A JPS6028785A JP S6028785 A JPS6028785 A JP S6028785A JP 58139738 A JP58139738 A JP 58139738A JP 13973883 A JP13973883 A JP 13973883A JP S6028785 A JPS6028785 A JP S6028785A
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-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P27/00—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage
- H02P27/04—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage using variable-frequency supply voltage, e.g. inverter or converter supply voltage
- H02P27/045—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage using variable-frequency supply voltage, e.g. inverter or converter supply voltage whereby the speed is regulated by measuring the motor speed and comparing it with a given physical value
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Control Of Ac Motors In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電動機の速度制御系において、アナログ部のド
リフトやオフセットを補償するために、デジタルコント
ロール部を設けた高精度な速度制御装置に関するもので
ある。
リフトやオフセットを補償するために、デジタルコント
ロール部を設けた高精度な速度制御装置に関するもので
ある。
第１図に従来の電動機の回転数制御ループを示す。図に
おいてＳＰＲは速度基準であり、速度基準ＳＰＲをラン
プ発振器の入力としてランプ発振器ＲＡＭＰを動作させ
る。該ランプ発振器は回転数の運転パターンを与えるも
ので速度コントローラＳＣの入力の一部となる。一方誘
導電動機ＩＭの回転軸に直結されているＰＬＯは回転数
に比例したパルス数を出力するパルス発振器であり、そ
の出力は増幅器ＡＭＰを介して周波数／電圧コンバータ
Ｆ／Ｖ （以下、Ｆ／Ｖコンバータと云う）に入力する
。Ｆ／Ｖコンバータは周波数を電圧信号に変換する変換
器であるのでＦ／Ｖコンバータの出力は回転数に比例し
たものとなる。このＦ／■コンバータの出力とランプ発
振器の出力の差を速度コントローラＳＣに入力し、例え
ば比例、積分などの制御演算を行う速度コントローラＳ
Ｃの出力をωＳとする。このωＳと上記のＦ／Ｖコンバ
ータの出力の和ｆが電力変換器の出力周波数となり、誘
導電動機を駆動する。しかし本制御系の構成要素は一般
に演算増幅器などのアナログ要素であり、ドリフトやオ
フセットなどを有するので正確な回転数制御を行うこと
は困難である。またドリフトやオフセントを除くために
全デジタル化することも考えられるが、この場合、ノイ
ズに弱いという欠点を有することになる。
おいてＳＰＲは速度基準であり、速度基準ＳＰＲをラン
プ発振器の入力としてランプ発振器ＲＡＭＰを動作させ
る。該ランプ発振器は回転数の運転パターンを与えるも
ので速度コントローラＳＣの入力の一部となる。一方誘
導電動機ＩＭの回転軸に直結されているＰＬＯは回転数
に比例したパルス数を出力するパルス発振器であり、そ
の出力は増幅器ＡＭＰを介して周波数／電圧コンバータ
Ｆ／Ｖ （以下、Ｆ／Ｖコンバータと云う）に入力する
。Ｆ／Ｖコンバータは周波数を電圧信号に変換する変換
器であるのでＦ／Ｖコンバータの出力は回転数に比例し
たものとなる。このＦ／■コンバータの出力とランプ発
振器の出力の差を速度コントローラＳＣに入力し、例え
ば比例、積分などの制御演算を行う速度コントローラＳ
Ｃの出力をωＳとする。このωＳと上記のＦ／Ｖコンバ
ータの出力の和ｆが電力変換器の出力周波数となり、誘
導電動機を駆動する。しかし本制御系の構成要素は一般
に演算増幅器などのアナログ要素であり、ドリフトやオ
フセットなどを有するので正確な回転数制御を行うこと
は困難である。またドリフトやオフセントを除くために
全デジタル化することも考えられるが、この場合、ノイ
ズに弱いという欠点を有することになる。
本発明は上記欠点のないノイズに強く高精度な電動機の
速度制御装置を提供することを目的とする。
速度制御装置を提供することを目的とする。
以下、本発明の一実施例を図について説明する。
第２図は本発明による速度制御装置のブロック図を示す
。図においてＤＣはデジタルコン！・ローラ、ＤＳはデ
ジタルスイッチ、Ｉｌｏはインクフェイス、Ｄ／ＡはＤ
／Ａ変換器を表し、他は第１図と同じである。
。図においてＤＣはデジタルコン！・ローラ、ＤＳはデ
ジタルスイッチ、Ｉｌｏはインクフェイス、Ｄ／ＡはＤ
／Ａ変換器を表し、他は第１図と同じである。
次に、この装置の動作について説明する。
ＤＳはデジタルスイッチでありデジタル速度基準Ａを与
える。デジタルスイッチＤＳで与えられたデジタル速度
基準ＡはインクフェイスＩ１０を経て、一方はＤ／Ａ変
換器でアナログ出力となりランプ発振器ＲＡＭＰの入力
となる。ランプ発振器ＲＡＭＰの出力Ｂは速度コントロ
ーラＳＣの入力の一部となる。同時にデジタル速度基準
ＡはデジタルコントローラＤＣに入力する。またパルス
発振器Ｐ Ｌ Ｇよりの回転数はＦ／Ｖコンバータを経
て速度コン１−ローラＳＣのアナログ入力の一部となる
。同時にパルス発振器ＰＬＧよりの回転数はデジタルコ
ントローラＤＣに入力し先に入力しているデジタル速度
基準Ａとの差をデジタル演算し、結果をＤ／Ａ変換し、
速度コントローラＳＣに入力する。すなわち速度コント
ローラＳＣの入力はランプ出力ＢとＦ／Ｖコンバータの
出力Ｃと速度コントローラＤＣ出力りになり、すべり周
波数ωＳは、ωｓ ＝Ｂ−Ｃ＋Ｄとなる。すなわちアナ
ログループのドリフトやオフセントをデジタルコントロ
ーラＤＣのループで補償する。アナログループとデジタ
ルループの制御量をどの程度の割合にするかはアナログ
系のゲインにとデジタル系のゲインにの大きさに基づい
て決めることができる。
える。デジタルスイッチＤＳで与えられたデジタル速度
基準ＡはインクフェイスＩ１０を経て、一方はＤ／Ａ変
換器でアナログ出力となりランプ発振器ＲＡＭＰの入力
となる。ランプ発振器ＲＡＭＰの出力Ｂは速度コントロ
ーラＳＣの入力の一部となる。同時にデジタル速度基準
ＡはデジタルコントローラＤＣに入力する。またパルス
発振器Ｐ Ｌ Ｇよりの回転数はＦ／Ｖコンバータを経
て速度コン１−ローラＳＣのアナログ入力の一部となる
。同時にパルス発振器ＰＬＧよりの回転数はデジタルコ
ントローラＤＣに入力し先に入力しているデジタル速度
基準Ａとの差をデジタル演算し、結果をＤ／Ａ変換し、
速度コントローラＳＣに入力する。すなわち速度コント
ローラＳＣの入力はランプ出力ＢとＦ／Ｖコンバータの
出力Ｃと速度コントローラＤＣ出力りになり、すべり周
波数ωＳは、ωｓ ＝Ｂ−Ｃ＋Ｄとなる。すなわちアナ
ログループのドリフトやオフセントをデジタルコントロ
ーラＤＣのループで補償する。アナログループとデジタ
ルループの制御量をどの程度の割合にするかはアナログ
系のゲインにとデジタル系のゲインにの大きさに基づい
て決めることができる。
第３図は上記デジタルコントローラＤＣを詳細に示した
もので、図において２０はＢＣＤ−ストレイトバイナリ
変換器（以下、変換器と略記する）、２１はメモリ、２
２はＤ／Ａ変換器、２３は水晶振動子、２４．２５は分
周器、２６はカウンタ、２７はワンショットマルチ、２
８は遅延回路、２９は加算器、３０はラッチ回路、３１
はＤ／Ａ変換器、３２は論理回路、３３はパルス発振器
である。
もので、図において２０はＢＣＤ−ストレイトバイナリ
変換器（以下、変換器と略記する）、２１はメモリ、２
２はＤ／Ａ変換器、２３は水晶振動子、２４．２５は分
周器、２６はカウンタ、２７はワンショットマルチ、２
８は遅延回路、２９は加算器、３０はラッチ回路、３１
はＤ／Ａ変換器、３２は論理回路、３３はパルス発振器
である。
デジタル速度基準Ａは変換器２０に入力され、ここでＢ
ＣＤ−ストレイトバイナリ変換される。
ＣＤ−ストレイトバイナリ変換される。
各速度基準に対してストレイトバイナリ変換されたコー
ドはアドレスとなり、メモリ２１のアドレスとなる。メ
モリ２１にはランプ発振器用入力基準とデジタル制御基
準が入力されている。ランプ発振器用入力基準について
説明する。たとえば最低回転数から最高回転数に対応す
るランプ出力が０〜１０■であり、それに対応するＤ／
Ａ変換器２２の入力コードが０〜７ ＦＦＦＩＩ （１
６ビツト）であったとすると、各回転数基準に対応する
メモリ２１のアドレスに回転数に対応するＤ／Ａ人カフ
カコードわち、 ７ Ｆ Ｆ Ｆ ＨＸ 、、／ ＩＩ’ＬＩＬｘの値を
格納すれば各回転数に対応するＤ／Ａ出力がランプ発振
器ＲＡＭＰに出力される。次にデジタル制御用基準につ
いて述べる。電動機ＴＭの回転数はパルス発振器３３に
より検出され、この検出パルスはデジタルコントローラ
ＤＣに入る。パルス発振器３３の検出パルスは分周器２
５で分周され、ワンショットマルチ２７に入力される。
ドはアドレスとなり、メモリ２１のアドレスとなる。メ
モリ２１にはランプ発振器用入力基準とデジタル制御基
準が入力されている。ランプ発振器用入力基準について
説明する。たとえば最低回転数から最高回転数に対応す
るランプ出力が０〜１０■であり、それに対応するＤ／
Ａ変換器２２の入力コードが０〜７ ＦＦＦＩＩ （１
６ビツト）であったとすると、各回転数基準に対応する
メモリ２１のアドレスに回転数に対応するＤ／Ａ人カフ
カコードわち、 ７ Ｆ Ｆ Ｆ ＨＸ 、、／ ＩＩ’ＬＩＬｘの値を
格納すれば各回転数に対応するＤ／Ａ出力がランプ発振
器ＲＡＭＰに出力される。次にデジタル制御用基準につ
いて述べる。電動機ＴＭの回転数はパルス発振器３３に
より検出され、この検出パルスはデジタルコントローラ
ＤＣに入る。パルス発振器３３の検出パルスは分周器２
５で分周され、ワンショットマルチ２７に入力される。
即ち、パルス発振器３３の検出パルスの立上りでワンシ
ョットマルチ２７がトリガされ、その出力がランチ信号
りとなる。またこの出力は遅延回路２８で遅延された後
、カウンタ２６のリセント信号となる。一定クロックの
水晶振動子２３の出力は分周器２４で分周されカウンタ
２６のクロックとなる。カウンタ２６はパルス発振器３
３の立上りでリセットされるのでカウンタ２６は回転数
に応じてのクロックをカウントする。カウンタ２６の出
力はデジタル加算器２９のＡ入力に入る。−万Ｂ入力に
は各速度基準に対応するカウンタ２６のカウント値の補
数が入力され、回転数が基準値に一致した時加算結果Ａ
＋Ｂが０になる。回転数が基準値に一致しない場合はＡ
十ＢはＯにならず、回転数差に応じた値（速度偏差）が
ランチ回路３０にラッチされる。メモリ２１のデジタル
制御用基準としては各速度基準に対応するカウンタ値の
補数が入力される。ラッチされたＡ＋ＢのデータはＤ／
Ａ変換器３１に出力されるが、アナログ系で例えば９９
．６％を制御しデジタル系で０．４％を補償しようとす
ればランチ回路３３のラッチ出力の下位ビットをデジタ
ル部に分担させればよい。例えばランチ出力が１６ビツ
トの場合下位８ピッＩ−（−０，４％）を分担させれば
よいことになる。すなわち上位８ビツトはアナログ制御
の領域である。アナログ補償の領域では第４図に示すよ
うにＤ／Ａ変換器３１の出力は飽和させる必要がある。
ョットマルチ２７がトリガされ、その出力がランチ信号
りとなる。またこの出力は遅延回路２８で遅延された後
、カウンタ２６のリセント信号となる。一定クロックの
水晶振動子２３の出力は分周器２４で分周されカウンタ
２６のクロックとなる。カウンタ２６はパルス発振器３
３の立上りでリセットされるのでカウンタ２６は回転数
に応じてのクロックをカウントする。カウンタ２６の出
力はデジタル加算器２９のＡ入力に入る。−万Ｂ入力に
は各速度基準に対応するカウンタ２６のカウント値の補
数が入力され、回転数が基準値に一致した時加算結果Ａ
＋Ｂが０になる。回転数が基準値に一致しない場合はＡ
十ＢはＯにならず、回転数差に応じた値（速度偏差）が
ランチ回路３０にラッチされる。メモリ２１のデジタル
制御用基準としては各速度基準に対応するカウンタ値の
補数が入力される。ラッチされたＡ＋ＢのデータはＤ／
Ａ変換器３１に出力されるが、アナログ系で例えば９９
．６％を制御しデジタル系で０．４％を補償しようとす
ればランチ回路３３のラッチ出力の下位ビットをデジタ
ル部に分担させればよい。例えばランチ出力が１６ビツ
トの場合下位８ピッＩ−（−０，４％）を分担させれば
よいことになる。すなわち上位８ビツトはアナログ制御
の領域である。アナログ補償の領域では第４図に示すよ
うにＤ／Ａ変換器３１の出力は飽和させる必要がある。
例えば減速指令のときＤ／Ａ出力を負とし加速指令のと
き正とし、Ｄ／Ａ変換器３１のコードが第５図に示すも
のであるとする。加速指令のときキャリーは１となり減
速指令のときキャリーが０になるようにすれば、キャリ
ーの負号を反転してＤ／Ａ変換器３１の最上位ビットに
入力すればよい。また−上記ラッチ出力の下位８ビツト
をＤ／Ａ変換器３１の上位８ビツトに入力する。もしラ
ンチ出力の上位８ビツトにキャリーが０の時一つでも０
があれば、（すなわちこの時は速度差が０．４％以上あ
り、アナログの制御範囲に入る）ランチ出力の下位８ビ
ツトは全て０、またキャリーが１の時ラッチ出力の上位
８ビツトに少なくとも一つ１があれば（この時も回転数
差が０．４％以上ありアナログ制御範囲）ランチ出力の
下位８ビツトは全て１にすれば第４図に示すような特性
を持たせることができる。すなわち基準回転数よりも回
転数が下まわり（加算指令）その差が基準回転数の０．
４％以上になれば」１位８ビットに少なくとも一つ１が
出力することになりその逆の時には上位８ビツトに少な
くとも一つ０が出力することになる。このとき下位８ビ
ツトを第４図になるように飽和させればよい。
き正とし、Ｄ／Ａ変換器３１のコードが第５図に示すも
のであるとする。加速指令のときキャリーは１となり減
速指令のときキャリーが０になるようにすれば、キャリ
ーの負号を反転してＤ／Ａ変換器３１の最上位ビットに
入力すればよい。また−上記ラッチ出力の下位８ビツト
をＤ／Ａ変換器３１の上位８ビツトに入力する。もしラ
ンチ出力の上位８ビツトにキャリーが０の時一つでも０
があれば、（すなわちこの時は速度差が０．４％以上あ
り、アナログの制御範囲に入る）ランチ出力の下位８ビ
ツトは全て０、またキャリーが１の時ラッチ出力の上位
８ビツトに少なくとも一つ１があれば（この時も回転数
差が０．４％以上ありアナログ制御範囲）ランチ出力の
下位８ビツトは全て１にすれば第４図に示すような特性
を持たせることができる。すなわち基準回転数よりも回
転数が下まわり（加算指令）その差が基準回転数の０．
４％以上になれば」１位８ビットに少なくとも一つ１が
出力することになりその逆の時には上位８ビツトに少な
くとも一つ０が出力することになる。このとき下位８ビ
ツトを第４図になるように飽和させればよい。
以上は第３図に符号３２で示す論理回路で実現できる。
上位８ビツトに少なくとも一つ１があるとＡＩは」二値
ビットの論理和であるのでＡ１の出力は１となりＡ５に
入力する。一方キャリーが１であるときはＡ５の出力は
ｌになり下位の８ビツトに対し各々Ａ５の出力と論理和
をとるとすべて１になる。各々の出力はＡ４でＡ７の出
力と論理積をとっている。Ａ７の出力はこの時１になり
、下位８ビツトは１になって、Ｄ／Ａ変換器３１の上位
８ビツトに入力する。キャリーがＯの時、Ａ５の出力は
０となりＡ７の出力は１となるのでラッチ出力そのもの
がＤ／Ａ変換器３１の上位８ビツトに入力する。一方ラ
ンチ出力の上位８ビツトに−っ０があり、キャリーがＯ
の場合はＡ７の出力が０になりラッチ出力の下位８ビツ
トは全てＯになりＤ／Ａ変換器３１の上位８ビツトに入
力する。キャリーが１の時Ａ５の出力は０．、Ａ７の出
力は１になり、ランチ出力そのものがＤ／Ａ変換器３１
の上位８ビツトに入力することになる。Ｄ／Ａ変換器３
１の下位８ビツトは第４図の特性になるようキャリーの
１．０により全て１か全て０にすればよい。
ビットの論理和であるのでＡ１の出力は１となりＡ５に
入力する。一方キャリーが１であるときはＡ５の出力は
ｌになり下位の８ビツトに対し各々Ａ５の出力と論理和
をとるとすべて１になる。各々の出力はＡ４でＡ７の出
力と論理積をとっている。Ａ７の出力はこの時１になり
、下位８ビツトは１になって、Ｄ／Ａ変換器３１の上位
８ビツトに入力する。キャリーがＯの時、Ａ５の出力は
０となりＡ７の出力は１となるのでラッチ出力そのもの
がＤ／Ａ変換器３１の上位８ビツトに入力する。一方ラ
ンチ出力の上位８ビツトに−っ０があり、キャリーがＯ
の場合はＡ７の出力が０になりラッチ出力の下位８ビツ
トは全てＯになりＤ／Ａ変換器３１の上位８ビツトに入
力する。キャリーが１の時Ａ５の出力は０．、Ａ７の出
力は１になり、ランチ出力そのものがＤ／Ａ変換器３１
の上位８ビツトに入力することになる。Ｄ／Ａ変換器３
１の下位８ビツトは第４図の特性になるようキャリーの
１．０により全て１か全て０にすればよい。
以上、電動機の速度制御を例にとって説明したが、本発
明の装置は制御対称が電動機の回転数だけでなく、フィ
ードバック出力信号がパルス的なものであれば全て適用
できる。
明の装置は制御対称が電動機の回転数だけでなく、フィ
ードバック出力信号がパルス的なものであれば全て適用
できる。
以上の如く、本発明による装置はアナログ要素の精度の
限界までアナログ部で制御し、アナログ制御での限界以
上はデジタル部で制御するアナログ、デジタルハイブリ
ッド制御であり、アナログ部は一般にノイズに強く、デ
ジタル部は弱いので、本装置によりノイズに強い高精度
の制御を実現することができる。
限界までアナログ部で制御し、アナログ制御での限界以
上はデジタル部で制御するアナログ、デジタルハイブリ
ッド制御であり、アナログ部は一般にノイズに強く、デ
ジタル部は弱いので、本装置によりノイズに強い高精度
の制御を実現することができる。
第１図は従来の電動機の制御系のブロック図、第２図は
本発明の実施例による電動機の速度制御装置のブロック
図、第３図は第２図の一部詳細図、第４図は上記実施例
におけるＤ／Ａ変換器の出力特性図、第５図は上記実施
例におけるＤ／Ａ変換器の入力コードを示す図である。 図において、ＤＣ−デジタルコントローラ、ＳＣ−速度
コントローラ ２０・・−ＢＣＤ−ストレイトバイナリ変換器２１−
メモリ ２２−Ｄ／Ａ変換器 ２６−カウンタ ２７−ワンシヨソトマルチ ２９−デジタル加算器 ３１−・Ｄ／Ａ変換器 ３３−パルス発振器 なお、図中、同一符号は同一または相当部分を示す。 代理人大岩増雄 １ 第 ｌ 因 第２図
本発明の実施例による電動機の速度制御装置のブロック
図、第３図は第２図の一部詳細図、第４図は上記実施例
におけるＤ／Ａ変換器の出力特性図、第５図は上記実施
例におけるＤ／Ａ変換器の入力コードを示す図である。 図において、ＤＣ−デジタルコントローラ、ＳＣ−速度
コントローラ ２０・・−ＢＣＤ−ストレイトバイナリ変換器２１−
メモリ ２２−Ｄ／Ａ変換器 ２６−カウンタ ２７−ワンシヨソトマルチ ２９−デジタル加算器 ３１−・Ｄ／Ａ変換器 ３３−パルス発振器 なお、図中、同一符号は同一または相当部分を示す。 代理人大岩増雄 １ 第 ｌ 因 第２図
Claims (2)
- （１）速度検出器からのパルス信号に応じてクロックを
計数するカウンタと、速度基準値を補数として記憶する
メモリと、該メモリの記憶値と上記カウンタの計数値の
和より速度偏差信号をめる加算器と、該加算器出方を入
力し、電動機駆動用電力変換器を制御する速度コントロ
ーラからなる電動機の速度制御装置 - （２）上記加算器出力を上位ビットと下位ビットに２分
割し、その一方でアナログ制御を、他方でデジタル制御
をお行うことを特徴とする特許請求の範囲第１項記載の
電動機の速度制御装置（３）速度偏差信号をデジタル−
アナログ変換する際、速度偏差信号の上位ビット状態に
より補償域がデジタル域かを判定し、アナログ域の場合
、偏差信号の下位ビットを全て０または１にして上記デ
ジタル−アナログ変換器の上位ビットに入力することを
特徴とする特許請求の範囲第１項または第２項記載の電
動機の速度制御装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58139738A JPS6028785A (ja) | 1983-07-28 | 1983-07-28 | 電動機の速度制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58139738A JPS6028785A (ja) | 1983-07-28 | 1983-07-28 | 電動機の速度制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6028785A true JPS6028785A (ja) | 1985-02-13 |
Family
ID=15252221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58139738A Pending JPS6028785A (ja) | 1983-07-28 | 1983-07-28 | 電動機の速度制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6028785A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100467718B1 (ko) * | 2000-12-08 | 2005-01-24 | 주식회사 포스코 | 토치 모터 제어장치 |
| CN104682809A (zh) * | 2015-03-27 | 2015-06-03 | 许昌学院 | 风力发电模拟平台 |
-
1983
- 1983-07-28 JP JP58139738A patent/JPS6028785A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100467718B1 (ko) * | 2000-12-08 | 2005-01-24 | 주식회사 포스코 | 토치 모터 제어장치 |
| CN104682809A (zh) * | 2015-03-27 | 2015-06-03 | 许昌学院 | 风力发电模拟平台 |
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