JPS6124919B2 - - Google Patents

Description

【発明の詳細な説明】 パルスモータ、サーボモータ等の加減速制御を
するためのパルス発生回路に関するものである。

従来パルスモータの加減速制御をするためのパ
ルス発生回路は、パターン電圧発生回路および電
圧周波数変換回路から構成されており、所定の加
減速特性にそつたアナログ電圧信号を発生させ、
これを周波数パルス信号に変換する方法をとつて
いた。

この場合、回路は比較的簡単であるが、回路を
構成する素子がアナログ素子であり、次に示す欠
点がある。

(1) 回路外から加速、減速定数および最高速、最
低速をデイジタル値で設定したい場合、アナロ
グ値にいつたん変換した後、比較制御する必要
があり、回路が複雑となる。

(2) 保守等によりアナログ素子を交換した場合制
御回路特性の互換性は得られず再調整の必要が
ある。

(3) アナログ素子は一般に温度変動によりその特
性が変化し、制御精度への影響が大きくなる。

などである。

本発明の目的は、前述した従来技術の欠点をな
くし、温度変動による影響のないデイジタル素子
により構成され、容易かつ正確に加速、減速定数
および最高速度、最低速度をデイジタル値で設定
できるパルス発生回路を提供することにある。

前記目的を達成するため本発明は外部からデイ
ジタル値で設定する加速定数および減速定数に比
例した時間間隔パルスを２つのレートマルチプラ
イヤにより発生させ、このパルスによりカウンタ
を同じくデイジタル値で設定する最低速度定数か
ら最高速度定数の間で加減算制御する。この加減
算制御されているカウンタの内容を一定時間間隔
で順次加算を行ない桁上げ信号を発生させ速度定
数に比例したパルス列を得るものである。

以下図面に従い回路の詳細動作を説明する。ま
ず加減算カウンタ８を制御するためのパルスの発
生から説明する。発振器１の基準クロツク１５を
もとにして、加速制御用レートマルチプライヤ２
により加速定数１６に比例した時間間隔のパルス
を、減速制御用レートマルチプライヤ３により減
速定数１７に比例した時間間隔のパルスを発生さ
せる。なおレートマルチプライヤ２，３の出力
は、その特性から１／レートのジツタを生じる。
このジツタは、ジツタ軽減カウンタ４，５で除去
する。

次に加減速時のカウンタ８の動作を説明する。
まずカウンタ８には、あらかじめカウンタセツト
信号２４により最低速度定数ｎに設定しておく。
次に加速開始指令信号２２により加速制御パルス
２０は、ゲート回路４を通してカウンタ８を加算
していく。そのうちカウンタ８は最高速度定数ｍ
と等しくなると比較回路９の出力がゲート回路４
を閉じｍのまま保持する。次に減速開始指令２３
が印加されると、減速制御パルス２１はゲート７
を通してカウンタ８を減算して行く。そして最低
速度定数と等しくなると比較回路１０の出力がゲ
ート７を閉じｎの状態で停止する。このようにカ
ウンタ８は最低速度定数ｎから最高速度定数ｍの
間を加速定数および減速定数に比例した時間で直
線加算および直線減算を行なう。

一方、カウンタ８の出力は加算回路１１を通し
てレジスタ１２に接続される。レジスタ１２には
発振器１３からの所定周波数のクロツク信号３０
が供給されており、このクロツク信号に従いカウ
ンタ８の内容はレジスタ１２の内容に加算され、
その結果は再びレジスタ１２に格納される。すな
わちクロツク信号に従いカウンタ８の内容がレジ
スタ１２に順次加算されていくことになる。この
加算過程においてレジスタ１２の内容は順次増加
して行き加算回路１１から桁上り信号が発生す
る。この桁上り信号は加算時のジツタ成分を取り
除くために、ジツタ軽減カウンタ１４により分周
する。

この分周されたジツタ軽減カウンタ１４の出力
が速度定数に比例した直線加減速するパルス信号
となる。

本発明によるパルスモータ等の加減速制御用の
パルス発生回路が全デイジタル化されるため次の
効果が得られる。

(1) 加速、減速定数および最高速、最低速がデイ
ジタル値で設定できるばかりでなく、安価なデ
イジタル素子が使用可能となる。

(2) 温度、電気雑音に対して回路の安定性がよ
い。

(3) 回路素子の交換にして回路特性に互換性があ
るため保守が容易となる。

【図面の簡単な説明】

図は本発明によるモータ加減速制御用パルス発
生回路の機能ブロツク図である。 １……発振器、２……加速制御用レートマルチ
プライヤ、３……減速制御用レートマルチプライ
ヤ、４，５……ジツタ軽減カウンタ、６，７……
ゲート回路、８……加減算カウンタ、９，１０…
…比較回路、１１……加算回路、１２……レジス
タ、１３……発振器、１４……シツタ軽減カウン
タ。

Claims (1)

【特許請求の範囲】
1. １ 発振器から出力される基準クロツク信号をも
   とに加速定数および減速定数に比例した時間間隔
   パルスを発生させる２つのレートマルチプライヤ
   と、ジツタを除去するように上記各レートマルチ
   プライヤに接続された２つのジツタ軽減カウンタ
   と、該ジツタ軽減カウンタの各々から発生された
   パルスを、加速開始指令信号および減速開始指令
   信号に応じて最低速度定数から最高速度定数の間
   で加減算制御するカウンタと、発振器からのクロ
   ツク信号により一定間隔で上記カウンタの内容を
   順次加算を行うことにより桁上げ信号を発生させ
   る加算回路と、該加算回路から出力される桁上げ
   信号に含まれるジツタを取り除くために接続され
   たジツタ軽減カウンタとを備え、該ジツタ軽減カ
   ウンタから、速度定数に比例して直線的に加減速
   したモータ制御用の周波数パルス信号を得るよう
   に構成したことを特徴とするモータ制御用パルス
   発生回路。