JPS63244208A - デイジタル制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ビデオテープレコーダやディジタルオーディ
オテープレコーダに使用されているシリンダモータやキ
ャプスタンモータ等のディジタル制御回路に関するもの
である。

従来の技術 近年、ビデオテープレコーダやディジタルオーディオテ
ープレコーダに使用されているシリンダモータやキャプ
スタンモータの制御回路の一部はディジタル化されるこ
とによって、信頼性や精度を高めるとともに、ＩＣ化さ
れ、小型化が計られている。

以下図面を参照しながら、上述した従来のディジタル制
御回路の一例について説明する。

第４図は従来のディジタル制御回路の構成例を示すブロ
ック図であり制御対象はシリンダである。

第４図において、１０は各部に基準クロックを出力する
クロック処理部、１）はシリンダＦＣ信号を増幅しディ
ジタル化して出力する増幅器、１２は増幅器１）の出力
であるＦＣの周期をディジタル値に変換して出力するシ
リンダ速度比較回路、１３はシリンダの位相信号（以後
ＰＧと略す）を増幅し諸定時間遅延させるモノマルチ回
路、１４はモノマルチ回路１３の出力であるシリンダＰ
Ｃ信号とクロック処理部から出力される位相周期基準信
号との位相差をディジタル値に変換するシリンダ位相比
較回路、１５．１６はディジタル値をパルス幅変調して
出力するＰＷＭ回路、１７．１８は平滑化のためのフィ
ルタ、１９は速度制御系データと位相制御系データの加
算回路、２１はシリンダモータ、２０はシリンダモータ
２１を駆動する駆動回路である。

以上のように構成されたディジタル制御回路について、
以下その動作を説明する。

シリンダの回路周期に比例した周期を持つパルス列が増
幅器１）の出力として得られる。このパルス列の周期は
シリンダ速度比較回路１２においてクロック処理部１０
からのクロックで計数されディジタル値としてＰＷＭ１
５へ出力される。ＰＷＭ１５とフィルタ１７において、
ディジタル値はアナログ値へ変換され加算回路１９へ入
力される。一方、シリンダの回転位相はモノマルチ回路
１３を通してシリンダ位相比較回路１４へ入力され、ク
ロック処理部１０で作成される位相周期基準信号との位
相差が、ディジタル値に変換される。このディジタル値
はＰＷＭ１６、フィルタ１８を通してアナログ値に変換
され加算回路１９で速度制御系のアナログ値と加算され
た後、駆動回路２０へ人力される。駆動回路２０では加
算回路１９からの入力値に応じてシリンダモータ２１が
ドライブされ、シリンダには速度制御及び位相制御がほ
どこされる。〔例えば、ナショナルテクニカルレポート ＰＯＲＴ）第２８巻　第３号１８８ページ〕発明が解決
しようとする問題点 しかしながら上記のような構成では、ディジタル量をア
ナログ量に変換するＰＷＭ回路が速度制御系、位相制御
系それぞれに必要となるため、回路規模が大きくなると
ともに、ＩＣ化した際にはピン数も多くなるという問題
点を有していた。

本発明は上記問題点に鑑み、回路規模の小さいディジタ
ル制御回路を提供するものである。

問題点を解決するための手段 上記問題点を解決するために本発明のディジタル制御回
路は、位相周期の基準信号を発生する基準信号発生器と
、制御対象の回転周期に比例した周期のバス列を発生す
る速度検出器と、制御対象の回転位置を出力する位相検
出器と、速度検出器の出力であるパルス列の周期をカウ
ンタ値に変換する速度カウンタ回路と、位相検出器の出
力と基準信号発生回路の出力との位相差をカウンタ値に
変換する位相カウンタ回路と、速度カウンタ回路の出力
と位相カウンタ回路の出力を加算する加算回路と、加算
回路の出力をアナログ値に変換するディジタルアナログ
変換回路と、制御対象を駆動する駆動手段と、ディジタ
ルアナログ変換回路の出力を受けて駆動手段を駆動する
駆動回路とを具備し、駆動手段に制御を行なう構成とし
ている。

作用 本発明は上記した構成によって、速度カウンタ回路の出
力と位相カウンタ回路の出力をディジタル値で加算した
後に、ディジタルアナログ変換回路でアナログ量に変換
するため、一つのディジタルアナログ変換回路での構成
が可能となる。従って、回路規模が小さくなるとともに
ＩＣ化の際にはピン数の削減にもつながる。

実施例 以下本発明の一実施例のディジタル制御回路について、
図面を参照しながら説明する。

第１図は本発明のディジタル制御回路の一実施例を示す
ブロック図である。第１図において、ｌは位相制御をか
ける基準となる周期の信号を出力する基準信号発生器、
２は制御対象の回転周期に比例した周期のパルス列を出
力する速度検出器、３は制御対象の回転位相を検出し出
力する位相検出器、４は速度検出器２の出力であるパル
ス列の周期をディジタル値に変換する速度カウンタ回路
、５は基準信号発生器１の出力と位相検出器３の出力と
の位相差をディジタル値に変換する位相カウンタ回路、
６は速度カウンタ回路４の出力値と位相カウンタ回路５
の出力値を加算して出力する加算回路、７は加算回路６
の出力値をアナログ量に変換して出力するディジタルア
ナログ変換回路、８は制御対象を駆動する駆動手段、９
は駆動手段８を駆動するための駆動回路である。

以上のように構成されたディジタル制御回路について、
以下第１図を用いてその動作を説明する。

駆動手段８もしくは制御対象の回転速度は、速度検出器
２で回転周期に比例した周期のパルス列に変換される。

速度カウンタ回路４では速度検出器２の出力であるパル
スの周期が計数されパルス入力毎にディジタル値として
出力される。また、駆動手段８もしくは制御対象の回転
位相は位相検出器３で検出され、位相カウンタ回路５に
て基準信号発生器１の出力である位相周期基準信号と比
較され、位相差がディジタル値として出力される。

速度カウンタ回路４の出力と位相カウンタ回路５の出力
は加算回路６でディジタル値のまま加算され、ディジタ
ルアナログ変換回路７においてアナログ量に変換される
。駆動回路９はディジタルアナログ変換回路７の出力に
応じて駆動手段８を駆動する。

以上のように本実施例によれば、速度カウンタ回路の出
力と位相カウンタ回路の出力をディジタル値で加算した
後、ディジタルアナログ変換回路でアナログ量に変換す
るため、回路規模の縮小が可能となる。

第２図は本発明の他の実施例であり、第一図と同じ動作
を行なう部分には同一番号を付し、全く同じ部分は省略
しである。第２図において、４１は速度カウンタ回路４
のタイミングを発生する速度系タンミング発生回路、４
２は速度系タンミング発生回路４１の出力をうけて諸定
の初期値がプリセットされ、基準信号発生器１のクロッ
クで計数を行ない、オーバーフローすると自動的に計数
を停止する速度系カウンタ、４３は速度系タイミング発
生回路４１の出力をうけて速度系カウンタ４２の計数値
をラッチする速度系ラッチ、５１は位相検出器３の出力
と基準信号発生器の出力とを受けて、位相カウンタ回路
５のタイミングを発生する位相系タイミング発生回路、
５２は位相系タンミング発生回路５１の出力をうけて諸
定の初期値がプリセットされ、基準信号発生器１のクロ
ックで計数を行ない、オーバーフローすると自動的に計
数を停止する位相系カウンタ、５３は位相系タンミング
発生回路５１の出力をうけて位相系カウンタ５２の計数
値をラッチする位相系ラッチ、６は速度系ラッチ４３の
出力と位相系ラッチ５３の出力をディジタル値で加算す
る加算回路である。なお速度系ラッチ４３、位相系ラッ
チ５３は速度系カウンタ４２、位相系カウンタ５３の必
要な桁だけをラッチするものである。

以上のように構成されたディジタル制御回路について、
以下第２図を用いてその動作を説明する。

速度検出器２でパルスが出力されると、まず速度系ラッ
チ４３に速度系カウンタ４２の計数値がランチされ、次
に速度系カウンタ４２に諸定値がプリセットされ、基準
信号発生器１のクロックで計数が開始される。従って、
速度系ラッチ４３には速度検出器２で出力されるパルス
の周期を計数値に変換した値がホールドされることにな
る。なおこれらのシーケンスは、速度系タイミング発生
回路４１で行なわれる。

また、基準信号発生器１から位相制御の基準となる信号
が出力されると、位相系タイミング発生回路５１の出力
により位相系カウンタ５２が基準信号発生器１から出力
されるクロックで計数を開始する。位相検出器３から位
相信号が位相系タイミング発生回路５１に入ると、位相
系ラッチ５３に位相系カウンタ５２の計数値がホールド
される。次に位相系カウンタ５２には初期値がセットさ
れ位相制御の基準信号入力時まで計数動作は停止してい
る。この際、位相系ラッチ５３にホールドされた値は、
位相制御の基準信号と位相検出器３の出力信号との位相
差に応じたものとなる。

加算回路６では、速度系ラッチ４３にホールドされたデ
ィジタル値と位相系ラッチ５３にホールドされたディジ
タル値の加算が行なわれ、結果が出力される。

第３図は、本発明の他の実施例であり、第１図と同じ動
作を行なう部分には同一番号を付し、全く同じ部分は省
略しである。第３図において、４は速度カウンタ回路で
出力は８ビツト、変化する範囲はｒ　００００００００
　ＪからｒｌｌｌｌｌｌｌｌＪまでとする。

５は位相系カウンタ回路で出力は８ビツト、変化する範
囲はｒ　１０００００００　Ｊを中心にｒｏｌｏｏｏｏ
ｏｏＪからｒｌｌｏｏｏｏｏｏＪとする。６１はキャリ
ア出力付加算器、６２はキャリア付加算器６１のキャリ
ア出力と加算出力の上位ビットから加算結果のダイナミ
ックレンジを判別するダイナミックレンジ判別回路、６
３はダイナミックレンジ判別回路６２の出力をうけて、
キャリア付加算器６１の出力に対しセット、リセットを
行なう出力セントリセット回路である。

以上のように構成されたディジタル制御回路について、
以下第３図を用いてその動作を説明する。

８ビツトデータの加算結果はキャリアを含め９ビツトと
なり、第３図においては、ｒ　０Ｏ１００ＯＯＯＯＪか
らｒ　１）０１）１）１）Ｊの範囲の値となる。ここで
、キャリアを含めた加算結果の上位２ビツトが「１）」
であることをダイナミックレンジ判別回路６２で検出し
、出力セットリセット回路へセット指令を出力すること
により、加算回路６の出力８ビツトはｒｌｌｌｌｌｌｌ
ｌＪに固定される。次に、加算結果の上位２ビツトが「
００」であるときは、ダイナミックレンジ検出回路６２
から出力セットリセット回路６３ヘリセツト指令が出力
され、加算回路６の出力はｒ　００００００００　Ｊに
固定される。また、加算結果の上位２ビツトが「１０」
か「０１」であるときは、出力セットリセット回路６３
から加算結果のキャリアを除く最上位ビットのみを反転
した値が出力される。

例えば、キャリアを含む加算結果がｒ　０Ｉ１００ＯＯ
ＯＯＪのときの加算回路６の出力はｒｏｌｏｏｏｏｏｏ
Ｊとなる。

また、速度カウンタ回路４のダイナミックレンジを位相
カウンタ回路５のダイナミックレンジより広くしている
ため、例えば速度カウンタ回路４の出力が最大加速値を
、位相カウンタ回路４の出力が最大減速値を示しても、
加算回路６の出力は動作中心値とならず、過渡状態で生
じやすい速度制御系と位相制御系の疑似ロック状態は防
止できる。

以上のように、キャリア付加算器とダイナミックレンジ
判別回路と出力セントリセット回路を設けることにより
、速度カウンタ回路の出力と位相カウンタ回路の出力が
同じ８ビツトであっても、制御系の動作として安定な８
ビツトの加算出力が得られる。また、速度カウンタ回路
のダイナミックレンジを位相カウンタ回路より広く構成
することで過渡状態の安定性も向上され、安定なディジ
タル制御回路が実現される。

なお第３の実施例において、ディジタルデータは８ビツ
ト長としたが、限定されない。

発明の効果 以上のように本発明は、基準信号発生器と、回転周期を
検出する速度検出器と、回転位相を検出する位相検出器
と、速度検出器の出力信号周期をカウンタ値に変換する
速度カウンタ回路と、位相検出器の出力と基準信号発生
回路の出力との位相差をカウンタ値に変換する位相カウ
ンタ回路と、速度カウンタ回路と位相カウンタ回路の出
力をディジタル値で加算する加算回路と、ディジタルア
ナログ変換器と、駆動回路と、駆動手段とを設けること
により、制御回路の規模が縮小できるとともに、速度制
御系、位相制御系の基準電圧等の調整も不要となり、安
定なディジタル制御が可能となる。

【図面の簡単な説明】

第１図は本発明の第１の実施例におけるディジタル制御
回路のブロック図、第２図は本発明の第２の実施例にお
けるディジタル制御回路のブロック図、第３図は本発明
の第３の実施例におけるディジタル制御回路の主要部ブ
ロック図、第４図は従来のディジタル制御回路の一例を
示すブロック図である。 ■・・・・・・基準信号発生器、２・・・・・・速度検
出器、３・・・・・・位相検出器、４・・・・・・速度
カウンタ回路、５・・・・・・位相カウンタ回路、６・
・・・・・加算回路、７・・・・・・ディジタルアナロ
グ変換回路、８・・・・・・駆動手段、９・・・・・・
駆動回路。 第３図

Claims (4)

【特許請求の範囲】
1. （１）位相周期の基準信号を発生するとともに、各部に
   基準クロックを供給する基準信号発生器と、制御対象の
   回転周期に比例した周期のパルス列を発生する速度検出
   器と、制御対象の回転位相を出力する位相検出器と、前
   記速度検出器の出力であるパルス列の周期を前記基準信
   号発生器のクロックを使ってカウンタ値に変換する速度
   カウンタ回路と、前記位相検出器の出力と前記基準信号
   発生器の出力との位相差を前記基準信号発生器のクロッ
   クを用いてカウンタ値に変換する位相カウンタ回路と、
   前記速度カウンタ回路の出力と前記位相カウンタ回路の
   出力とを加算する加算回路と、前記加算回路の出力をア
   ナログ値に変換するディジタルアナログ変換回路と、制
   御対象を駆動する駆動手段と、前記ディジタルアナログ
   変換回路の出力を受けて駆動手段を駆動する駆動回路と
   を具備し、速度カウンタ回路の出力と位相カウンタ回路
   の出力をディジタル値で加算し、その後アナログ量に変
   換する構成とすることにより、簡単かつ小規模な回路構
   成が可能となるディジタル制御回路。
2. （２）速度カウンタ回路を速度系タイミング発生回路と
   、速度系カウンタと速度系ラッチを含む構成とし、位相
   カウンタ回路を位相系タイミング発生回路と位相系カウ
   ンタと位相系ラッチを含む構成とし、前記速度系ラッチ
   の出力と前記位相系ラッチの出力を前記加算回路でディ
   ジタル加算し、その後前記ディジタルアナログ変換回路
   でアナログ量に変換することを特徴とする特許請求の範
   囲第（１）項記載のディジタル制御回路。
3. （３）速度カウンタ回路の出力のダイナミックレンジが
   、位相カウンタ回路の出力のダイナミックレンジより大
   きくなるように構成したことを特徴とする特許請求の範
   囲第（１）項記載のディジタル制御回路。
4. （４）加算回路を、キャリア付加算器と、ダイナミック
   レンジ判別回路と、出力セットリセット回路とを含む構
   成とし、加算結果がダイナミックレンジの内か外かを判
   別し、結果にもとづき加算結果のセットリセットを行な
   うことを特徴とする特許請求の範囲第（１）項記載のデ
   ィジタル制御回路。