JPS6139876A - サ−ボ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は例えばＶＴＲのサーボ回路のように速度サー
ボ系と位相サーボ系を有するサーボ回路に関する。

背景技術とその問題点 例えばＶＴＲのサーボ回路は速度サーボ光と位相サーボ
系の両者を有するものが用いられる。

第１図はこのサーボ回路の一例である。（１１はモ、−
夕で、このモータ（１１の回転軸に同軸的に設けられた
周波数発電機（２）からのモータの回転数に応じた周波
数の信号ＦＧが速度サーボ系（３）及び位相サーボ系（
４）に供給される。この速度サーボ系（３）よりは、モ
ータ（１）の回転数が所定のもののときの値とそのとき
のモータの回転数との差に応じた速度サーボエラー電圧
ＥＶが得られ、これが加算器としてのオペアンプ（６）
、ドライブアンプ（７）を通じてモータ（１）に供給さ
れ、このモータ（１）が一定の回転速度で回転するよう
に制御されるものである。

また、位相サーボ系（４）においては、周波数信号ＦＧ
と基準位相の信号とが位相比較され、その位相比較出力
が位相サーボエラーＥｐとしてこれより得られ、これが
オペアンプ（６）及びドライブアンプ（７）を通じてモ
ータ（１１に供給され、このモータ（１１が基準位相に
ロックして回転するように制御される。

そして、モ・−タ（１１は所定の動作電圧を必要とする
ため、バイアス電圧供給回路（５）よりこのモータ動作
電圧としてのバイアス電圧Ｅ、が得られ、これが速度サ
ーボエラーＥｖ、位相サーボエラーＥＰに重畳してオペ
アンプ（６）に加えられる。

今、回路の電源電圧を±ＩＯＶ、モータ動作電圧を３■
とすると、速度エラーＥｖと位相エラーＥｐとはＯＶを
中心に±ＩＯＶ振れる。そして、正規のモータ回転の状
態では速度エラーＥｖと位相エラーＥＰを加算するとＯ
ｖとなり、バイアス電圧ＥＢとして３Ｖが加えられ、モ
ータ動作電圧となっ°ζいる。

第２図は、このサーボ回路をデジタル的に構成した場合
の一例を示すもので、周波数発電機（２）からの周波数
信号ＦＧ（第３図Ａ）はデジタル遅延回路（１１）に供
給されて、これより信号ＦＧの立ち下がりが所定時間遅
延された信号ＦＤ（第３図Ｂ）が得られ、これがデジタ
ルトラペ（１２）に供給される。このデジタルトラペ（
１２）においては、第３図Ｃにおいてアナログ的に示す
ように、信号ＦＤの立ち下がりから徐々に電圧を上昇す
るような台形波信号のデジタル信号が得られ、これがラ
ッチｌ路（１３）に供給される。デジタル信号ベ（１２
）は例えばカウンタによって構成される。つまりカウン
タが信号ＦＤの立ち士がりによってプリセットされ、そ
のプリセット値からクロックをカウントし、そのクロッ
クをラッチ回路（１３）において信号　ＦＣの立ち上が
りでランチするようにするもである。このラッチ回路（
１３）の出力はＤ／Ａコンバータ（１４）にてアナログ
電圧Ｅｖにされ、これがミックスアンプ（１５）に供給
される。

また、信号ＦＧと基準位相（第３図Ｄ）の信号ＲＥＦと
がデジタル位相比較回路（１６）において位相比較され
、その比較誤差としてのデジタル値が信号ＦＣの立ち上
がりでランチ回路（１７）にランチされる。そして、そ
のラッチ出力がＤ／Ａコンバータ（１８）にてアナログ
電圧ＥＰにされ、これがミックスアンプ（１５）に供給
される。

デジタル位相比較動作をアナログ的に示すと第３図Ｅに
示すようになり、基準信号ＲＥＦの立ち上がりと信号Ｆ
Ｇの立ち上がりとの位相差がランチ回路（１７）にラン
チさ耗、両者の位相差が所定値になるように位相サーボ
がかかることになる。

さらに、ミックスアンプ（１５）にはバイアス電圧供給
回路（１９）からの前述したようなバイアス電圧ＥＢが
供給される。そして、このアンプ（１５）よりの加算電
圧がモータ（１１に供給されるものである。

この場合、速度サーボによって、ラッチ回路（１３）の
値が０■に相当するものになるようにデジタル遅延回路
（１１）の遅延量が決定されている。

また、バイアス電圧ＥＢとして適当なものが与えられて
いればランチ回路（１７）の値もＯＶに相当するデジタ
ル値になる。

しかしながら、モータの動作電圧は製造上のばらつき及
びモータトルク負荷により変化する。今、モータの動作
電圧がＥＢ＋ΔＥになったときには、バイアス電圧もこ
れに応じてａｌ整しなければならない。このため、従来
はバイアス供給回路（５１（１９）に半固定ボリューム
を設け、これを調整してバイアス電圧を１つ１つの機械
毎に調整するようにしていたため、量産性を著しく妨げ
ていた。

また、その調整を行ってもモータトルク負荷の変動には
追従できない欠点がある。

ここで、バイアス電圧供給回路を設けない場合には、モ
ータ動作電圧分は位相サーボエラーに重畳されて表われ
、前述の電源電圧が±１０ｖ、動作電圧３ｖの場合には
、（立相サーボエラーは動作点が３　ｙ　（＋　談）と
なり、結局ダイナミックレンジが狭くなる。

速度サーボ系は、通常、ループゲインが位相サーボのそ
れより高いため、ダイナミックレンジは多少狭くなって
も位相サーボがはずれなければ速度サーボははずれない
ので問題はないが、位相サーボ系の場合は問題である。

また、このことからバイアス電圧分を速度サーボエラー
にあらかじめ負担させてやることによりバイアス電圧供
給回路を省略する方法もある。しかし、この場合にも速
度サーボの動作点をモータ動作点に対応して投定してお
くものであり、やはリモータ動作電圧のばらつきに対応
して調整してやる必要がある。

発明の目的 この発明は、以上の点に鑑みモータの動作電圧に相当す
るバイアス電圧をモータの製造上のばらつき及びトルク
負荷に追従して自動的に調整することができるようにし
たサーボ回路を提供しようとするものである。

発明の概要 この発明は、速度サーボ系と位相サー゛ポ糸を有し、速
度サーボ系のサーボエラー電圧にモータの動作点電圧に
相当するバイアス電圧を重畳するものであって、位相サ
ーボ系において基準位相に対する時間軸方向のずれを位
相サーボエラー電圧の基準値からのずれとして検出し、
この基準値からのずれが０又は有限値内になるようにし
て上記バイアス電圧を自動的に設定するようにして、モ
ータの製造上のばらつきやトルク負荷変動により動作電
圧が変動しても、それにバイアス電圧が常に追従するよ
うにしたものである。

実施例 第。！９．よ、、）発明。−例、）７］。７７図７、第
。

図の例と対応する部分には同一符号を付すことにする。

この例においては、デジタル遅延回路（１１）の代わり
にデジタル可変遅延回路（２０）が設けられる。一方、
ランチ回路（１７）からのデジタル位相エラーを基準値
ＲＯとが比較回路（２１）で比較される。この場合、基
準値ＲＯは位相サーボエラーのダイナミックレンジの中
心値すなわちＯＶに対応したデジタル値とされる。そし
て、デジタル位相エラーと基準値ＲＯとが異なるときは
その大小に応じてデジタル可変遅延回路（２ｏ）の遅延
量が制御され、両者が等しいときはその遅延量で固定さ
れる。

そして、バイアス電圧供給回路は設けない。

ラッチ回路（１７）、比較回路（２１）　、可変遅延回
路（２０）のループがないときは、前述もしたように、
速度サーボ系においては、周波数信号ＦＧ（第５図Ａ）
が遅延されてパルスＦＤ（同図Ｂ）が回路（２０）より
得られ、オ゛ジタルトラペ（１２）では第５図Ｃにアナ
ログ的に示すような台形波が得られ、ランチ回１Ｆ（１
３）、したがってＤ／Ａコンバータ（１４）の出力であ
る速度エラーがｏｖとなるように速度サーボがかかる。

一方、位相サーボ系では第５図りに示すように、モータ
動作電圧（バイアス電圧）分を含んだ位相エラーが得ら
れる。

しかし、この例では、ラッチ回路（１７）、比較回路（
２１）　、可変遅延回路（２０）の系があるため、ラン
チ回路（１７）にラッチされる位相エラーが常にｏｖに
相当するデジタル値になるように第５図Ｅに示すように
信号ＦＤの立ち下がり時点が可変され、トラペの立ち上
がり時点が変わり（第５図Ｆ）、その結果、速度エラー
にモータ動作電圧に相当するバイアス電圧が重畳される
ようになり、位相エラーは正規のモータ回転では、第５
図Ｇに示すようにＯＶとなるようにされる。

こうして、モータ動作電圧であるバイアス電圧は速度サ
ーボエラー電圧に重畳されてモータに供給される。しか
も、常に正規の回転では位相サーボエラーがＯｖになる
ようにしてバイアス電圧は設定されるので、モータ動作
電圧がばらついていてもこれに追従してバイアス設定さ
れ、従来のような調整作業は不要になり、量産性が向上
ヂする。

しかも、速度サーボエラー電圧にバイアス電圧を含める
ようにしても前述したように、速度サーボのループゲイ
ンは位相サーボのそれより通常品いため、位相サーボが
はずれなければ速度サーボははずれず、何等問題はない
。

なお、比較回路（２１）の出力によるデジタル可変遅延
の方法は、比較回路（２１）の両人力の差に応じて遅延
量を制御するようにしてもよいし、大小比較して一定量
ずつ遅延量を徐々に変えるようにしてもよい。

第６図はこの発明回路の具体的な実施例の一例を示すも
のである。

同図において、（３１）は周波数発電機（２）からの周
波数信号ＦＣが供給される端子でこれがアンプ（３２）
及びＤフリップフロップ回路（３３）により波形整形さ
れて信号ＦＣ’とされる。

すなわち、このＤフリップフロップ回路（３３）にはク
ロック端子（３４）からの信号ＦＧより十分高周波のク
ロックパルスＣＫが供給されて、信号ＦＣ’としてはク
ロックパルスＧＫに同期し、かつ、周波数信号ＦＣが１
クロック分遅れた信号が得られる（第７図Ａ）。

また、この信号ＦＣ’が０７９７１７０７１回路（３５
）に供給されてさらにクロックＣＫの１クロック分遅ら
されるとともに、その出力と信号ＦＣ’とがナントゲー
ト（３６）に供給されて、このナントゲート（３６）か
らは１クロック分のパルス幅の信号ＦＰ（第７図Ｂ）が
得られる。また、このナントゲート（３６）の出力ＦＰ
がカウンタ（３７）のクリア端子に供給されると共にこ
のカウンタ（３７）にクロックパルスＣＫが供給されて
、このカウンタ（３７）からは信号ＦＰの立ち上がりか
ら所定時間経過した時点で立ち上がるパルスＣＡ（第７
図Ｃ）が得られると共に信号ＦＰの立ち上がりからパル
スＣＡの十のパルス幅期間で立ち上がるパルスＱＤ（第
７図Ｄ）がカウンタ（３８）より得られる。

また（　４０）　　（４１）及び（４２）はデジタルト
ラペとしてのカウンタであり、そのクロック端子にはク
ロックＣＫが、ロード端子にはパルスＣＡが供給される
。したがって、カウンタ（４０）　　（４１）（４２）
は、パルスＣＡによってロードされてプリセント端子に
供給されるカウント値にブリセントされ、そのプリセッ
ト値からクロックＧＫをカウント始める。

カウンタ（４０）　　（４１）の後段にはこのカウンタ
のカウント値をランチするラッチ回路（４３）　　（４
４）が設けられる。このラッチ回路（４３）　　（４４
）は信号ＦＰのパルス幅期間においてランチ可能となり
、クロックＣＫによりカウンタ（４０）　　（４１）の
カウント値がランチされる。つまり信号ＦＧの周期に応
じたカウント値としてこのランチ回路（４３）（４４）
にランチされるようになっている。この例では、３個の
カウンタ（４０）〜（４２）のカウント値出力１２ビッ
ト分全てを速度エラーとするのではなく、その下位８ビ
ツトをもってサーボをかけるようにされている。このた
めランチ回路（４３）及び（４４）のみが用いられる。

これらラッチ回路（４３）及び（４４）の後段のデータ
セレクタ（４６）及び（４７）は、モータ起動時も考慮
したもので、このデータセレクタ（４６）（４７）から
得られた信号がＤ／Ａコンバータ（４８）によりアナロ
グ電圧にされ、これがアンプ（４９）を通じて速度サー
ボエラー電圧として取り出される。

セレクタ（４６）及び（４７）はそのＧ端子に供給され
る信号がハイレベルであるときは、出力端子（１ｙ）〜
（４Ｙ）に得られる出力はすべてローレベルとなる。そ
して、Ｇ端子がローレベルであるときには、Ｓ端子がロ
ーレベルであれば出方としては端子（ＩＡ）〜（４Ａ）
に供給されているデータを選択して得、Ｓ端子がハイレ
ベルであれば出方とシ”’Ｃ端子（ＩＢ）〜（４Ｂ）に
供給されているデータを選択して得るようにされている
。

このセレクタ（４６）　　（４？）により、モータの起
動、停止及び速度サーボがされることになる。

すなわち、（５０）はモータ（１）のスタート、ストッ
プを制御するコントロールスイッチで、例えばプレイボ
タンが押されると、このスイッチ（５０）が図の上側の
接点に接続され、コントロール信号Ｃ０ＮＴの状態に応
じて直列に接続された０７９７１７０７１回路（５１）
　　（５２）の後段の回路（５２）の出力ＰＯＮ（第８
図Ａ）がハイレベルになり、ストップボタンが押される
と、スイッチ（５０）が下側の接点に接続され、このた
め出力ＰＯＮはローレベルとなる。

また、この出力Ｐ（ＩＮが０７９７１７０７１回路（５
３）のクロック端子に供給されるとともに、パルスＦＰ
（第８図Ｂ）がクロック端子に供給されている２個のフ
リップフロップ回路（５４）　　（５５）の後段の回路
（５５）の出力により回路（５３）がクリアされ、回路
（５３）からは出力ＰＯＮの立ち上がり時からパルスＦ
Ｐが２個到来するまでハイレベルとなるスタートパルス
Ｓ↑＾Ｐ（第８図Ｃ）が得られる。

そして、出力ＰＧＭは極性反転されてオアゲート（５６
）に供給されるとともそのままアンドゲート（５７）に
供給され、スタートパルス５ＴＡＰは極性反転されてア
ンドゲート（５Ｂ）に供給される。このアンドゲート（
５８）には、また、カウンタ（４２）よりのキャリーパ
ルスＤＣＡ　（第７図Ｅ）が供給される。このアントゲ
−）　（５８，）の出力はアントゲ−１−（５９）を介
してオアゲート（５６）に供給される。

したがって、モータを駆動するべくプレイボタンをオン
にしたときは、出力ＰＯＮがハイレベルになるとともに
パルス５ＴＡＰもハイレベルとなり、このため、オアゲ
ート（５６）の出力はローレベルになる。一方、アンド
ゲート（５７）の出力は、起動時は後述のＤフリップフ
ロップ回路（６１）の出力がローレベルであるからロー
レベルであるので、セレクタ　（４６）　　（４７）か
らは入力（１八）〜（４Ａ）に供給されている８ビツト
すべて「１」の信号が得られ、これがＤ／Ａコンバータ
（４８）によりアナログ電圧にされてサーボエラー電圧
として得られ、モータは急激に立ち上がる。

また、ストップボタンが押されて出力ＰＯＮがローレベ
ルになると、セレクタ（４６）　　（４７）のＳ端子は
ハイレベルとなり、セレクタ（４６）　　（４７）の出
力はすべて１−０」となり、モータに供給されるサーボ
エラーは愉の電圧となり、ブレーキの働きによりモータ
は停止することになる。

次に、定常状態のサーボ動作について説明する。

ナントゲート（６０）及びＤフリップフロップ回路（６
１）は信号ＦＣがモータ回転数が所定値になっているか
どうか、即ち、モータ回転が速度サーボの引き込み範囲
になっているかどうかを検知するためのもので、ナンド
ゲ−１−（６０）の出力ＲＮＧＥ（第７図Ｆ）は信号Ｆ
Ｃの周期がほぼ正しいときはパルスＦＰを含む期間でロ
ーレベルとなる。Ｄフリップフロップ回路（６１）では
パルスＦＰの期間でナントゲート（６０）の出力をサン
プリングして反転出力を得るから、パルスＦＰが出力Ｒ
ＮＧＥのローレベル期間に存在するときはこのＤフリッ
プフロップ回路（６１）の出□力ＤＳは常にハイレベル
となる。

一方、Ｓ端子は通常ローレベルであるから、セレクタ（
４６）　　（４７）からは入力端子（ＩＢ）〜（４Ｂ）
に供給されるランチ回路（４３）　　（４４）のう・ノ
チ出力が得られ、これがＤ／Ａコンバータ（４８）に供
給され、速度サーボエラー５ＰＩＩ！Ｒがアンプ（４９
）より得られる。すなわち、信号ＦＣの周期が一定値に
なるような速度サーボがかかる。

次に、信号ＦＣの周期が短く、あるいは長くなって、パ
ルスＦＰが出力ＲＮＧＥのローレベル期間外になってし
まう場合には、Ｄフリップフロップ回路（６１）の出力
は常にローレベルとなるからアントゲ−）　（５７）の
出力、従ってＳ端子はローレベルとなる。そして、信号
ＦＣの周期が所期値より長いときはカウンタ（４２）よ
りキャリーパルスが得られ、出力ＤＣＡがハイレベルと
なるので、アントゲート（５８）の出力がローレベル、
よってＳ端子がローレベルとなり、セレクタ＜４６＞　
　（４７）よりは入力端子（ＩＡ）〜（４Δ）に供給さ
れるハイレベルの信号が得られ、モータの回転数が上げ
られるようにされる。一方、信号ＦＧの周期が所期値よ
り短かいときはカウンタ（４２）よりキャリーパルスは
得られないので、アントゲ−１−（５８）及び（６２）
の出力はハイレベルとなり、このためＳ端子はハイレベ
ルとなるので、セレクタ（４６）（４７）の出力はすべ
て「０」となり、モータ電圧は負電圧となり、モータの
回転は下げられる。

なお、カウンタ（４２）の出力の反転出力をＤフリップ
フロップ回路（６３）においてパルスＦＰの期間でサン
プリングし、その出力とＤフリップフロップ回路（６１
）の出力とをアンドゲート（６４）で論理積をとり、そ
の出力をアンドゲート（６５）を介して得る。このアン
ドゲート（６５）の出力ＰＨ５Ｅがハイレベルであるこ
とは速度サーボがロックレンジに入っており、位相サー
ボがロック可能であることを示す。

□カウンタ（４０）〜（４２）の前段に設けられる演算
回路（７１）〜（７３）、ラッチ回路（７４）〜（７６
）、セレクタ（７７）〜（７９）はデジタル可変遅廷回
路を構成する。

すなわち、セレクタ（７７）〜（７９）の出力はカウン
タ（４０）〜（４２）のプリセット入力とされ、このセ
レクタ（７７）〜（７９）から得られる出力を変えるこ
とにより、可変遅延動作がなされる。この場合、セレク
タ（７７）〜（７９）の出力は演算回路（７１）〜（７
３）に供給されて、これに対して“＋１″又は−１″の
演算がなされ、その演算出力がランチ回路（７４）〜（
７６）にランチされ、このラッチ出力をセレクタ（７７
）〜（７９〉より得ることによりカウンタ（４０）〜（
４２）のプリセット値が変えられるものである。

また、（１００）は位相サーボ系である。すなわち、基
準位相の信号ＲＥＦが０７９７１７０７７回路（１０１
）　　（１０２）及びナントゲート（１０３）で波形整
形された後、カウンタ（１０４）　　（１０５）（１０
６）のロード端子に供給され、その立ち上がり時点で定
められたカウント値にプリセントされる。

これらカウンタ（１０４）〜（１０６）はクロックＧＫ
をカウントしてプリセント値からカウント値が歩進し、
デジタルトラ六を形成する。そして、ランチ回路（１０
７）　　（１０８）で、パルスＦＰの区間でカウンタ（
１０４）　　（１０５）の出力カウント値がラッチされ
る。すなわち、基準信号ＲＥＦの立ち上がりから、信号
ＦＣの立ち上がりまでの期間骨に対応したカウント値が
ラッチ回路（１０７）（１０Ｂ）にラッチされる。これ
らラッチ回路（１０７）（１０８）の出力はセレクタ（
４６）　　（４７）と同様のセレクタ（１０９）　　（
ｉｌｏ　）の一方の入力端子（ＩＢ）〜（４Ｂ）にそれ
ぞれ供給される。このセレクタ（１０９）　　（１１０
）の他方の入力端子（１＾）〜（４Ａ）にはサーボエラ
ーのダイナミックレンジの中央値がプリセントされてい
る。

速度サーボが所定のレンジ内に引き込まれておらす、ア
ンドゲート（６５）の出力ＰＨ３Ｅがローレベルである
ときは、セレクタ（１０９）　　（１１０）のＳ端子、
Ｇ端子共にローレベルとなるので、出力（ＩＹ）〜（４
Ｙ）として入力端子（ＩＡ）〜（４八）よりのプリセッ
ト値がこれより得られる。一方、速度サーボが所定のレ
ンジ内に引き込まれて、位相サーボ引き込み可能左なり
、出力ＰＨ５Ｅがハイレベルとなるときは、位相サーボ
引き込みレンジ内では入力端子（ＩＢ）〜（４Ｂ）より
のラッチ出力を、位相サーボ引き込み範囲外ではすべて
「０」の出力を、このセレクタ（１０９）（１１０’）
より得る。

すなわち、カウンタ（１０６）、ナントゲート（１１２
）０７９７１７０７７回路（１１３）は基準信号ＲＥＦ
と信号ＦＣの位相差が所定範囲内の値になっている、つ
まり位相サーボ引き込み範囲にはいっているか否かを判
別するためのもので、カウンタ（１０６）の４ビツトの
出力のすべてが「１」となり、ナントゲート（１１２）
の出力がローレベルとなるときに、パルスＦＰが得られ
れば、０７９７１７０７７回路（１１３）の出力はロー
レベルとなる。このときは位相サーボ引き込み範囲内で
あり、アントゲ−１−（１１１）の出力はローレベルと
なるから、セレクタ（１０９）　　（１１０）からはラ
ンチ回路（１０７）（１０８）の出力が得られる。また
、ナントゲート（１１２）の出力がローレベルとなる期
間にパルスＦＰが得られないときは０７９７１７０７７
回路（１１３）の出力はハイレベルとなるため、アント
ゲ−１−（１１１）の出力もハイレベルとなり、セレク
タ（１０９）　　（１１０）からは「０」の出力が得ら
れる。

このセレクタ（１０９）及び（１１０）の出力はＤ／Ａ
コンバータ（１１４）にてアナログ電圧にされ、これが
アンプ（１１５）を介して位相サーボエラーＰＨＥＲと
して得られる。

したがって、位相サーボ引き込み範囲内においてはラッ
チ回路（１０７）　　（１０Ｂ）の出力が所定値となる
ようにサーボがかかり、その所定値が位相サーボエラー
のダイナミックレンジの中央値すなわちほぼＯ■となる
ように次のようにされる。

すなわち、セレクタ（１０９）及び（１１０）の出力は
比較回路（８１）及び（８２）に供給される。

この２個の比較回路（８１）及び（８２）は正規の回転
における位相サーボエラーの引き込み値として所定の許
容幅をもったものとするためのもので、比較回路（８１
）にはその許容値の上限の値を設定する設定回路（８３
）により設定された値が供給され、比較回路（８２）に
は設定回路（８４）にて設定された下限の値が供給され
る。そしてこの比較回路（８１）及び（８２）において
セレクタ（１０９）（１１０）の出力と設定された上限
及び下限の値とが比較される。そして、セレクタ（１０
９）　　（１１０）の出力が上限の値よりも大きいとき
はローレベル、・小さいときはハイレベルとなる信号Ｕ
　Ｄ　１が比較回路（８１）から得られ、また、セレク
タ（１０９）（１１０）の出力が下限値より大きいとき
ハイレベル、小さいときローレベルとなる出力ＵＤ２が
比較回路（８２）から得られる。そして、比較回路（８
１）からの信号Ｕ　Ｄ　ｔにより演算回路（７１）（７
２）　　（７３）で減算するか加算するかの制御がなさ
れるようになっている。

またセレクタ回路（１０９）　　（１１０）の出力が丁
度上限値と下限値の間にあるときには、ＵＤｚ。

Ｕ　Ｄ　２はともにハイレベルとなり、また、位相サー
ボロックレンジ内であればアンドゲート（８５）の出力
がハイレベルとなる期間にパルスＦＰが得られるので、
０７９７７７０７１回路（８６）の出力がハイレベルと
なるので、アントゲ−１−（８７）の出力が常にハイレ
ベルとなり、このためラッチ回路（７４）〜（７６）で
はラッチ動作が禁止され、その前の値で保持されるよう
になっている。

以上の回路は次のような制御信号により制御されつつ働
くようになっている。

すなわち、前述もしたように、電源スィッチが投入され
ている状態において、例えばプレイボタンが押されたと
きハイレベルになる信号ＰＯＮによってカウンタ（９１
）がクリアされる。このカンタ（９１）には信号ＦＰが
クロックとして供給されており、信号ＦＰを所定数カウ
ントする毎に、これよりキャリーパルスが得られ、これ
により０７９７７７０７１回路（９２）のＤ端子に供給
されているハイレベルの信号がサンプリングされてハイ
レベルになる信号ＭＯＤＹ　（第９図Ａ）が得られる。

この信号ＭＯＤＹはデータセレクタ（７７）〜（７９）
のＳ端子に供給され、ローレベルであるときには入力端
子（ＩＡ）〜（４Ａ）に供給される所期値をこのデータ
セレクタ（７７）〜（７９）から得、その値でカウンタ
（４０）〜（４２）をプリセントする。そして、信号Ｍ
ＯＤＹがハイレベルになるとラッチ回路（７４）、（７
５）及び（７６）からの信号をセレクタ（７７）〜（７
９）から得るようになっている。つまり、プレイボタン
が押されてから所定の間はこのデータセレクタ（７７）
〜（７９）からは適当な所期値がカウンタ（４０）〜（
４２）のプリセット端子に供給され、このカウンタ（４
０）〜（４２）はパルスＦＰよりも立ち上がりが所定時
間遅れたカウンタ（３７）からの信号ＣＡ（第７図Ｃ）
によりロードされるので、その立ち上がり時点でプリセ
ット端子に供給されるカウント値をプリセットし、その
時点からクロックＣＫをカウントしてカウント値が歩進
する。

そして、前述したようにそのカウント値をラッチ回路（
４３）〜（４５）でパルスＣＡよりも進んだ位相のパル
スＦＰによってラッチする。

次に、信号ＰｏＮの立ち上がりから所定時間経過して信
号ＭＯＤＹが立ち上がると、セレクタ（７７）〜（７９
）からはランチ回路（７４）〜（７６）の出方をその出
力として得る。そして、このときは、カウンタ（９１ン
のキャリーパルスの反転パルスＬＥ（第９図Ｂ）がロー
レベルとなるので、カウンタ（３８）の出力パルスＱＤ
の立ち下がりで演算回路（７１）〜（７３）の出力をラ
ッチ回路（７４）〜（７６）にラッチする。・ この場合、セレクタ（）７）〜（７９）の出力は演算回
路（７１）〜（７３）に供給されて、比較回路（８１）
の出力Ｕ　Ｄ　１に応じて演算回路（７１）〜（７３）
においてカウント値が“１”足されるかあるいは“ｌ”
減算されるかなされる。つまり、セレクタ（１０９）　
　（１１０）の出力が下限値よりも小さいときは、信号
ＦＧの周期が短いことを意味するからこの演算回路（７
１）〜（７３）において“′１”だけ増加する演算がな
され、比較回路（８２）の出力がローレベルとなるから
、パルスｒπのローレベル期間でパルスＱＤによってラ
ッチ回路（７４）〜（７６）においてラッチされ、それ
がセレクタ（７７）〜（７９）に供給され、プリセット
値が変えられる。そして、この１”だけ足された値から
カウンタ（４０）〜（４２）がカウントを始めることに
なるから、デジタルトラペ（アナログ電圧の場合の傾斜
波）の立ち上がり位置が遅れ、ラッチ回路（４３）〜（
４５）の値が小さくなり、このためモータの回転数が下
がることになる。そして、セレクタ（１０９）　　（Ｌ
−１０）の出力が下限値よりも大きくなるまでは、カウ
ンタ（４０）〜（４２）のプリセット値は１″ずつ大き
くなる。そして、セレクタ（１０９）（１１０）ｆの出
力が下限値より大きくなったが、上限値より小さいとき
は、位相サーボは所期値でロックしており、モータは正
規の回転をする。そして、このときは比較回路（８２）
の出力がハイレベルとなり、アントゲ−１−（８７）の
出力がハイレベルとなるため、ランチ回路（７４）〜（
７６）は非イネーブルの状態とされ、ランチ回路（７４
）〜（７６）はその前の値で保持される。

さらにセレクタ（１０９）　　（１１０）の出力が上限
値より大きくなったときは、比較回路（８１）の出力Ｕ
　Ｄ　１はローレベルで演算回路（７１）〜（７３）で
は“１″ずつ減算される。そして、アンドゲート（８７
）の出力がローレベルとなり、パルスＬＥのローレベル
期間でパルスＱＤによってラッチ回路（７４）〜（７６
）にその減算結果がランチされる。

したがって、セレクタ（７７）〜（７９）の出力、すな
わちカウンタ（４０）〜（４２）のプリセット値は小さ
くなるため、トラベの立ち上がりが早くなり、このため
ラッチされるカウント値は大きくなって速度サーボエラ
ー電圧は上がる。この場合、第９図に示すように、パワ
ーオンとされた後、最小にモータ駆動ＯＮとされ信％Ｐ
ｏＮがハイレベルとなった後は、スイッチ（５０）によ
りモータＯＮ、ＯＦＦがくり返えされても信号ＭＯＤＹ
はハイレベルのままである。しかし、カウンタ（９１）
のキャリーはモータＯＦＦとされたときローレベルにな
り、信号「下−はハイレベルとなり、ランチ回路（７４
）〜（７６）は非イネーブルの状態となる。そして、次
にモータＯＮとされ信号ＰＯＮが立ち上がったときから
前述の所定期間経過するとカウンタ（９１）よりハイレ
ベルとなる牛ヤリーパルスが得られるので、信号二百は
そのパルス幅期間ローレベルとなり、ラッチ回路（７４
）〜（７６）はランチパルスＱ。

によるラッチ動作が可能になる。ラッチ回路（７４）〜
（７６）のラッチイネーブルの状態を第９図Ｂに示す。

なお、−担、モータＯＦＦにされたときはランチ回路（
７４）〜（７６）はその直前のデータを保持するから、
次にモータＯＮにされたときは、その前の値でカウンタ
（４０）〜（４２）はプリセットされることになる。し
たがって、速度サーボはすぐに引き込むようになる。

こうして、通常、位相サーボエラーに表れるモータ動作
電圧に相当するバイアス電圧は、モータが正規の回転速
度となるとき、位相サーボエラーがそのダイナミックレ
ンジの中央値となるようにされて速度サーボエラーに負
担させられるようになる。

したがって位相サーボ回路（１００）の出力である位相
エラーにはモータのバイアス分は含まれないので、位相
サーボ系自体のダイナミックレンジが狭くなってしまう
ことはない。

しかも、モータの動作点電圧が変動しても、これに自動
的に追従してバイアス電圧が定まる。

なお、第６図の例では速度サーボ系における可変遅延回
路は１ビット分ずつ遅延量を変えるようにしたが、セレ
クタ（１０９）　　（１１０）の出力と基準の値との差
分に応じて遅延量を変えるようにしてももちろんよい。

発明の効果 この発明によれば、モータの動作電圧をバイアス電圧供
給回路から供給するのではなく、速度サーボエラーに負
担させ、しかも、正規の回転位相のときの位相サーボエ
ラーがダイナミックレンジのほぼ中央値、すなわち基準
値となるようにして速度サーボエラーに負担させるバイ
アス電圧を設定するものであるから、位相サーボのダイ
ナミックレンジが問題になることはなく、しかも、モー
タのばらつきに応じたバイアス電圧が自動的に設定され
るという効果がある。

したがって従来のように半固定ボリュームを用いてバイ
アス電圧を調整する手間が省けるので、量産性が向上す
る。

【図面の簡単な説明】

第１図及び第２図は従来のサーボ回路の例を示ず図、第
３図はその説明のためのタイムチャート、第４図はこの
発明の一例のブロック図、第５図は第４図の説明のため
のタイムチャート、第６図は第４図の具体的構成の一例
を示す図、第７図〜第９図はその説明のためのタイムチ
ャートである。 （１）！よモータ、（２）は周波数発電機、（２０）は
可変遅延回路、（２１）は比較回路である。 第２図

Claims (1)

【特許請求の範囲】
1. 　速度サーボ系と位相サーボ系を有し、速度サーボ系の
   サーボエラー電圧にモータの動作点電圧に相当するバイ
   アス電圧を重畳するものであって、上記バイアス電圧は
   、上記位相サーボ系において基準位相に対する時間軸方
   向のずれが位相サーボエラー電圧の基準値からのずれと
   して検出され、この基準値からのずれが０又は有限値内
   になるようにして自動的に設定されるようになされたサ
   ーボ回路。