JPH0634608B2

JPH0634608B2 - サ−ボ回路

Info

Publication number: JPH0634608B2
Application number: JP59158148A
Authority: JP
Inventors: 勉梶原; 誠山田; 雅基山田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1984-07-28
Filing date: 1984-07-28
Publication date: 1994-05-02
Anticipated expiration: 2009-05-02
Also published as: JPS6139876A

Description

【発明の詳細な説明】産業上の利用分野この発明は例えばＶＴＲのサーボ回路のように速度サー
ボ系と位相サーボ系を有するサーボ回路に関する。

背景技術とその問題点例えばＶＴＲのサーボ回路は速度サーボ系と位相サーボ
系の両者を有するものが用いられる。

第１図はこのサーボ回路の一例である。(1)はモータ
で、このモータ(1)の回転軸に同軸的に設けられた周波
数発電機(2)からのモータの回転数に応じた周波数の信
号ＦＧが速度サーボ系(3)及び位相サーボ系(4)に供給さ
れる。この速度サーボ系(3)よりは、モータ(1)の回転数
が所定のもののときの値とそのときのモータの回転数と
の差に応じた速度サーボエラー電圧Ｅ_Ｖが得られ、これ
が加算器としてのオペアンプ(6)、ドライブアンプ(7)を
通じてモータ(1)に供給され、このモータ(1)が一定の回
転速度で回転するように制御されるものである。

また、位相サーボ系(4)においては、周波数信号ＦＧと
基準位相の信号とが位相比較され、その位相比較出力が
位相サーボエラーＥ_Ｐとしてこれより得られ、これがオ
ペアンプ(6)及びドライブアンプ(7)を通じてモータ(1)
に供給され、このモータ(1)が基準位相にロックして回
転するように制御される。

そして、モータ(1)は所定の動作電圧を必要とするた
め、バイアス電圧供給回路(5)よりこのモータ動作電圧
としてのバイアス電圧Ｅ_Ｂが得られ、これが速度サーボ
エラーＥ_Ｖ、位相サーボエラーＥ_Ｐに重畳してオペアン
プ(6)に加えられる。

今、回路の電源電圧を±10Ｖ、モータ動作電圧を３Ｖと
すると、速度エラーＥ_Ｖと位相エラーＥ_ＰとはＯＶを中
心に±10Ｖ振れる。そして、正規のモータ回転の状態で
は速度エラーＥ_Ｖと位相エラーＥ_Ｐを加算するとＯＶと
なり、バイアス電圧Ｅ_Ｂとして３Ｖが加えられ、モータ
動作電圧となっている。

第２図は、このサーボ回路をデジタル的に構成した場合
の一例を示すもので、周波数発電機(2)からの周波数信
号ＦＧ（第３図Ａ）はデジタル遅延回路(11)に供給され
て、これより信号ＦＧの立ち下がりが所定時間遅延され
た信号ＦＤ（第３図Ｂ）が得られ、これがデジタルトラ
ペ(12)に供給される。このデジタルトラペ(12)において
は、第３図Ｃにおいてアナログ的に示すように、信号Ｆ
Ｄの立ち下がりから徐々に電圧を上昇するような台形波
信号のデジタル信号が得られ、これがラッチ回路(13)に
供給される。デジタルトラペ(12)は例えばカウンタによ
って構成される。つまりカウンタが信号ＦＤの立ち下が
りによってプリセットされ、そのプリセット値からクロ
ックをカウントし、そのクロックをラッチ回路(13)にお
いて信号ＦＧの立ち上がりでラッチするようにするもで
ある。このラッチ回路(13)の出力はＤ／Ａコンバータ(1
4)にてアナログ電圧Ｅ_Ｖにされ、これがミックスアンプ
(15)に供給される。

また、信号ＦＧと基準位相（第３図Ｄ）の信号ＲＥＦと
がデジタル位相比較回路(16)において位相比較され、そ
の比較誤差としてのデジタル値が信号ＦＧの立ち上がり
でラッチ回路(17)にラッチされる。そして、そのラッチ
出力がＤ／Ａコンバータ(18)にてアナログ電圧Ｅ_Ｐにさ
れ、これがミックスアンプ(15)に供給される。

デジタル位相比較動作をアナログ的に示すと第３図Ｅに
示すようになり、基準信号ＲＥＦの立ち上がりと信号Ｆ
Ｇの立ち上がりとの位相差がラッチ回路(17)にラッチさ
れ、両者の位相差が所定値になるように位相サーボがか
かることになる。

さらに、ミックスアンプ(15)にはバイアス電圧供給回路
(19)からの前述したようなバイアス電圧Ｅ_Ｂが供給され
る。そして、このアンプ(15)よりの加算電圧がモータ
(1)に供給されるものである。

この場合、速度サーボによって、ラッチ回路(13)の値が
ＯＶに相当するものになるようにデジタル遅延回路(11)
の遅延量が決定されている。また、バイアス電圧Ｅ_Ｂと
して適当なものが与えられていればラッチ回路(17)の値
もＯＶに相当するデジタル値になる。

しかしながら、モータの動作電圧は製造上のばらつき及
びモータトルク負荷により変化する。今、モータの動作
電圧がＥ_Ｂ＋ΔＥになったときには、バイアス電圧もこ
れに応じて調整しなければならない。このため、従来は
バイアス供給回路(5)(19)に半固定ボリュームを設け、
これを調整してバイアス電圧を１つ１つの機械毎に調整
するようにしていたため、量産性を著しく妨げていた。

また、その調整を行ってもモータトルク負荷の変動には
追従できない欠点がある。

ここで、バイアス電圧供給回路を設けない場合には、モ
ータ動作電圧分は位相サーボエラーに重畳されて表わ
れ、前述の電源電圧が±10Ｖ、動作電圧３Ｖの場合に
は、位相サーボエラーは動作点がとなり、結局ダイナミックレンジが狭くなる。

速度サーボ系は、通常、ループゲインが位相サーボのそ
れより高いため、ダイナミックレンジは多少狭くなって
も位相サーボがはずれなければ速度サーボははずれない
ので問題はないが、位相サーボ系の場合は問題である。

また、このことからバイアス電圧分を速度サーボエラー
にあらかじめ負担させてやることによりバイアス電圧供
給回路を省略する方法もある。しかし、この場合にも速
度サーボの動作点をモータ動作点に対応して設定してお
くものであり、やはりモータ動作電圧のばらつきに対応
して調整してやる必要がある。

発明の目的この発明は、以上の点に鑑みモータの動作電圧に相当す
るバイアス電圧をモータの製造上のばらつき及びトルク
負荷に追従して自動的に調整することができるようにし
たサーボ回路を提供しようとするものである。

発明の概要この発明は、速度サーボ系と位相サーボ系を有し、速度
サーボ系のサーボエラー電圧にモータの動作点電圧に相
当するバイアス電圧を重畳するものであって、位相サー
ボ系において基準位相に対する時間軸方向のずれを位相
サーボエラー電圧の基準値からのずれとして検出し、こ
の基準値からのずれが０又は有限値内になるようにして
上記バイアス電圧を自動的に設定するようにして、モー
タの製造上のばらつきやトルク負荷変動により動作電圧
が変動しても、それにバイアス電圧が常に追従するよう
にしたものである。

実施例第４図はこの発明の一例のブロック図で、第２図の例と
対応する部分には同一符号を付すことにする。

この例においては、デジタル遅延回路(11)の代わりにデ
ジタル可変遅延回路(20)が設けられる。一方、ラッチ回
路(17)からのデジタル位相エラーを基準値ＲＯとが比較
回路(21)で比較される。この場合、基準値ＲＯは位相サ
ーボエラーのダイナミックレンジの中心値すなわちＯＶ
に対応したデジタル値とされる。そして、デジタル位相
エラーと基準値ＲＯとが異なるときはその大小に応じて
デジタル可変遅延回路(20)の遅延量が制御され、両者が
等しいときはその遅延量で固定される。

そして、バイアス電圧供給回路は設けない。

ラッチ回路(17)、比較回路(21)、可変遅延回路(20)のル
ープがないときは、前述もしたように、速度サーボ系に
おいては、周波数信号ＦＧ（第５図Ａ）が遅延されてパ
ルスＦＤ（同図Ｂ）が回路(20)より得られ、デジタルト
ラペ(12)では第５図Ｃにアナログ的に示すような台形波
が得られ、ラッチ回路(13)、したがってＤ／Ａコンバー
タ(14)の出力である速度エラーＯＶとなるように速度サ
ーボがかかる。

一方、位相サーボ系では第５図Ｄに示すように、モータ
動作電圧（バイアス電圧）分を含んだ位相エラーが得ら
れる。

しかし、この例では、ラッチ回路(17)、比較回路(21)、
可変遅延回路(20)の系があるため、ラッチ回路(17)にラ
ッチされる位相エラーが常にＯＶに相当するデジタル値
になるように第５図Ｅに示すように信号ＦＤの立ち下が
り時点が可変され、トラペの立ち上がり時点が変わり
（第５図Ｆ）、その結果、速度エラーにモータ動作電圧
に相当するバイアス電圧が重畳されるようになり、位相
エラーは正規のモータ回転では、第５図Ｇに示すように
ＯＶとなるようにされる。

こうして、モータ動作電圧であるバイアス電圧は速度サ
ーボエラー電圧に重畳されてモータに供給される。しか
も、常に正規の回転では位相サーボエラーがＯＶになる
ようにしてバイアス電圧は設定されるので、モータ動作
電圧がばらついていてもこれに追従してバイアス設定さ
れ、従来のような調整作業は不要になり、量産性が向上
する。

しかも、速度サーボエラー電圧にバイアス電圧を含める
ようにしても前述したように、速度サーボのループゲイ
ンは位相サーボのそれより通常高いため、位相サーボが
はずれなければ速度サーボははずれず、何等問題はな
い。

なお、比較回路(21)の出力によるデジタル可変遅延の方
法は、比較回路(21)の両入力の差に応じて遅延量を制御
するようにしてもよいし、大小比較して一定量ずつ遅延
量を徐々に変えるようにしてもよい。

第６図はこの発明回路の具体的な実施例の一例を示すも
のである。

同図において、(31)は周波数発電機(2)からの周波数信
号ＦＧが供給される端子でこれがアンプ(32)及びＤフリ
ップフロップ回路(33)により波形整形されて信号ＦＧ′
とされる。

すなわち、このＤフリップフロップ回路(33)にはクロッ
ク端子(34)からの信号ＦＧより十分高周波のクロックパ
ルスＣＫが供給されて、信号ＦＧ′としてはクロックパ
ルスＣＫに同期し、かつ、周波数信号ＦＧが１クロック
分遅れた信号が得られる（第７図Ａ）。

また、この信号ＦＧ′がＤフリップフロップ回路(35)に
供給されてさらにクロクＣＫの１クロック分遅らされる
とともに、その出力と信号ＦＧ′とがナンドゲート(36)
に供給されて、このナンドゲート(36)からは１クロック
分のパルス幅の信号ＦＰ（第７図Ｂ）が得られる。ま
た、このナンドゲート(36)の出力ＦＰがカウンタ(37)の
クリア端子に供給されると共にこのカウンタ(37)にクロ
ックパルスＣＫが供給されて、このカウンタ(37)からは
信号ＦＰの立ち上がりから所定時間経過した時点で立ち
上がるパルスＣＡ（第７図Ｃ）が得られると共に信号Ｆ
Ｐの立ち上がりからパルスＣＡの1/2のパルス幅期間で
立ち上がるパルスＱ_Ｄ（第７図Ｄ）がカウンタ(38)より
得られる。

また(40)(41)及び(42)はデジタルトラペとしてのカウン
タであり、そのクロック端子にはクロックＣＫが、ロー
ド端子にはパルスＣＡが供給される。したがって、カウ
ンタ(40)(41)(42)は、パルスＣＡによってロードされて
プリセット端子に供給されるカウント値にプリセットさ
れ、そのプリセット値からクロックＣＫをカウント始め
る。

カウンタ(40)(41)の後段にはこのカウンタのカウント値
をラッチするラッチ回路(43)(44)が設けられる。このラ
ッチ回路(43)(44)は信号ＦＰのパルス幅期間においてラ
ッチ可能となり、クロックＣＫによりカウンタ(40)(41)
のカウント値がラッチされる。つまり信号ＦＧの周期に
応じたカウント値としてこのラッチ回路(43)(44)にラッ
チされるようになっている。この例では、３個のカウン
タ(40)〜(42)のカウント値出力12ビット分全てを速度エ
ラーとするのではなく、その下位８ビットをもってサー
ボをかけるようにされている。このためラッチ回路(43)
及び(44)のみが用いられる。

これらラッチ回路(43)及び(44)の後段のデータセレクタ
(46)及び(47)は、モータ起動時も考慮したもので、この
データセレクタ(46)(47)から得られた信号がＤ／Ａコン
バータ(48)によりアナログ電圧にされ、これがアンプ(4
9)を通じて速度サーボエラー電圧として取り出される。

セレクタ(46)及び(47)はそのＧ端子に供給される信号が
ハイレベルであるときは、出力端子(1Y)〜(4Y)に得られ
る出力はすべてローレベルとなる。そして、Ｇ端子がロ
ーレベルであるときには、Ｓ端子がローレベルであれば
出力としては端子(1A)〜(4A)に供給されているデータを
選択して得、Ｓ端子がハイレベルであれば出力として端
子(1B)〜(4B)に供給されているデータを選択して得るよ
うにされている。

このセレクタ(46)(47)により、モータの起動、停止及び
速度サーボがされることになる。

すなわち、(50)はモータ(1)のスタート、ストップを制
御するコントロールスイッチで、例えばプレイボタンが
押されると、このスイッチ(50)が図の上側の接点に接続
され、コントロール信号CONTの状態に応じて直列に接続
されたＤフリップフロップ回路(51)(52)の後段の回路(5
2)の出力Ｐ_ON（第８図Ａ）がハイレベルになり、ストッ
プボタンが押されると、スイッチ(50)が下側の接点に接
続され、このため出力Ｐ_ONはローレベルとなる。

また、この出力Ｐ_ONがＤフリップフロップ回路(53)のク
ロック端子に供給されるとともに、パルスＦＰ（第８図
Ｂ）がクロック端子に供給されている２個のフリップフ
ロップ回路(54)(55)の後段の回路(55)の出力により回路
(53)がクリアされ、回路(53)からは出力Ｐ_ONの立ち上が
り時からクロックＦＰが２個到来するまでハイレベルと
なるスタートパルスSTAP（第８図Ｃ）が得られる。

そして、出力Ｐ_ONは極性反転されてオアゲート(56)に供
給されるとともそのままアンドゲート(57)に供給され、
スタートパルスTSAPは極性反転されてアンドゲート(58)
に供給される。このアンドゲート(58)には、また、カウ
ンタ(42)よりのキャリーパルスＤＣＡ（第７図Ｅ）が供
給される。このアンドゲート(58)の出力はアンドゲート
(59)を介してオアゲート(56)に供給される。

したがって、モータを駆動するべくプレイボタンをオン
にしたときは、出力Ｐ_ONがハイレベルになるとともにパ
ルスSTAPもハイレベルとなり、このため、オアゲート(5
6)の出力はローレベルになる。一方、アンドゲート(57)
の出力は、起動時は後述のＤフリップフロップ回路(61)
の出力がローレベルであるからローレベルであるので、
セレクタ(46)(47)からは入力(1A)〜(4A)に供給されてい
る８ビットすべて「１」の信号が得られ、これがＤ／Ａ
コンバータ(48)によりアナログ電圧にされてサーボエラ
ー電圧として得られ、モータは急激に立ち上がる。

また、ストップボタンが押されて出力Ｐ_ONがローレベル
になると、セレクタ(46)(47)のＧ端子はハイレベルとな
り、セレクタ(46)(47)の出力はすべて「０」となり、モ
ータに供給されるサーボエラーは負の電圧となり、ブレ
ーキの働きによりモータは停止することになる。

次に、定常状態のサーボ動作について説明する。

ナンドゲート(60)及びＤフリップフロップ回路(61)は信
号ＦＧがモータ回転数が所定値になっているかどうか、
即ち、モータ回転が速度サーボの引き込み範囲になって
いるかどうかを検知するためのもので、ナンドゲート(6
0)の出力RNGE（第７図Ｆ）は信号ＦＧの周期がほぼ正し
いときはパルスＦＰを含む期間でローレベルとなる。Ｄ
フリップフロップ回路(61)ではパルスＦＰの期間でナン
ドゲート(60)の出力をサンプリングして反転出力を得る
から、パルスＦＰが出力RNGEのローレベル期間に存在す
るときはこのＤフリップフロップ回路(61)の出力ＤＳは
常にハイレベルとなる。

一方、Ｇ端子は通常ローレベルであるから、セレクタ(4
6)(47)からは入力端子(1B)〜(4B)に供給されるラッチ回
路(43)(44)のラッチ出力が得られ、これがＤ／Ａコンバ
ータ(48)に供給され、速度サーボエラーSPERがアンプ(4
9)より得られる。すなわち、信号ＦＧの周期が一定値に
なるような速度サーボがかかる。

次に、信号ＦＧの周期が短く、あるいは長くなって、パ
ルスＦＰが出力RNGEのローレベル期間外になってしまう
場合には、Ｄフリップフロップ回路(61)の出力は常にロ
ーレベルとなるからアンドゲート(57)の出力、従ってＳ
端子はローレベルとなる。そして、信号ＦＧの周期が所
期値より長いときはカウンタ(42)よりキャリーパルスが
得られ、出力ＤＣＡがハイレベルとなるので、アンドゲ
ート(58)の出力がローレベル、よってＧ端子がローレベ
ルとなり、セレクタ(46)(47)よりは入力端子(1A)〜(4A)
に供給されるハイレベルの信号が得られ、モータの回転
数が上げられるようにされる。一方、信号ＦＧの周期が
所期値より短かいときはカウンタ(42)よりキャリーパル
スは得られないので、アンドゲート(58)及び(62)の出力
はハイレベルとなり、このためＧ端子はハイレベルとな
るので、セレクタ(46)(47)の出力はすべて「０」とな
り、モータ電圧は負電圧となり、モータの回転は下げら
れる。

なお、カウンタ(42)の出力の反転出力をＤフリップフロ
ップ回路(63)においてパルスＦＰの期間でサンプリング
し、その出力とＤフリップフロップ回路(61)の出力とを
アンドゲート(64)で論理積をとり、その出力をアンドゲ
ート(65)を介して得る。このアンドゲート(65)の出力PH
SEがハイレベルであることは速度サーボがロックレンジ
に入っており、位相サーボがロック可能であることを示
す。

カウンタ(40)〜(42)の前段に設けられる演算回路(71)〜
(73)、ラッチ回路(74)〜(76)、セレクタ(77)〜(79)はデ
ジタル可変遅延回路を構成する。

すなわち、セレクタ(77)〜(79)の出力はカウンタ(40)〜
(42)のプリセット入力とされ、このセレクタ(77)〜(79)
から得られる出力を変えることにより、可変遅延動作が
なされる。この場合、セレクタ(77)〜(79)の出力は演算
回路(71)〜(73)に供給されて、これに対して“＋１”又
は“−１”の演算がなされ、その演算出力がラッチ回路
(74)〜(76)にラッチされ、このラッチ出力をセレクタ(7
7)〜(79)より得ることによりカウンタ(40)〜(42)のプリ
セット値が変えられるものである。

また、(100)は位相サーボ系である。すなわち、基準位
相の信号ＲＥＦがＤフリップフロップ回路(101)(102)及
びナンドゲート(103)で波形整形された後、カウンタ(10
4)(105)(106)のロード端子に供給され、その立ち上がり
時点で定められたカウント値にプリセットされる。

これらカウンタ(104)〜(106)はクロックＣＫをカウント
してプリセット値からカウント値が歩進し、デジタルト
ラペを形成する。そして、ラッチ回路(107)(108)で、パ
ルスＦＰの区間でカウンタ(104)(105)の出力カウント値
がラッチされる。すなわち、基準信号ＲＥＦの立ち上が
りから、信号ＦＧの立ち上がりまでの期間分に対応した
カウント値がラッチ回路(107)(108)にラッチされる。こ
れらラッチ回路(107)(108)の出力はセレクタ(46)(47)と
同様のセレクタ(109)(110)の一方の入力端子(1B)〜(4B)
にそれぞれ供給される。このセレクタ(109)(110)の他方
の入力端子(1A)〜(4A)にはサーボエラーのダイナミック
レンジの中央値がプリセットされている。

速度サーボが所定のレンジ内に引き込まれておらず、ア
ンドゲート(65)の出力PHSEがローレベルであるときは、
セレクタ(109)(110)のＳ端子、Ｇ端子共にローレベルと
なるので、出力(1Y)〜(4Y)として入力端子(1A)〜(4A)よ
りのプリセット値がこれより得られる。一方、速度サー
ボが所定のレンジ内に引き込まれて、位相サーボ引き込
み可能となり、出力PHSEがハイレベルとなるときは、位
相サーボ引き込みレンジ内では入力端子(1B)〜(4B)より
のラッチ出力を、位相サーボ引き込み範囲外ではすべて
「０」の出力を、このセレクタ(109)(110)より得る。す
なわち、カウンタ(106)、ナンドゲート(112)、Ｄフリッ
プフロップ回路(113)は基準信号ＲＥＦと信号ＦＧの位
相差が所定範囲内の値になっている、つまり位相サーボ
引き込み範囲にはいっているか否かを判別するためのも
ので、カウンタ(106)の４ビットの出力のすべてが
「１」となり、ナンドゲート(112)の出力がローレベル
となるときに、パルスＦＰが得られれば、Ｄフリップフ
ロップ回路(113)の出力はローレベルとなる。このとき
は位相サーボ引き込み範囲内であり、アンドゲート(11
1)の出力はローレベルとなるから、セレクタ(109)(110)
からはラッチ回路(107)(108)の出力が得られる。また、
ナンドゲート(112)の出力がローレベルとなる期間にパ
ルスＦＰが得られないときはＤフリップフロップ回路(1
13)の出力はハイレベルとなるため、アンドゲート(111)
の出力もハイレベルとなり、セレクタ(109)(110)からは
「０」の出力が得られる。

このセレクタ(109)及び(110)の出力はＤ／Ａコンバータ
(114)にてアナログ電圧にされ、これがアンプ(115)を介
して位相サーボエラーPHERとして得られる。

したがって、位相サーボ引き込み範囲内においてはラッ
チ回路(107)(108)の出力が所定値となるようにサーボが
かかり、その所定値が位相サーボエラーのダイナミック
レンジの中央値すなわちほぼＯＶとなるように次のよう
にされる。

すなわち、セレクタ(109)及び(110)の出力は比較回路(8
1)及び(82)に供給される。

この２個の比較回路(81)及び(82)は正規の回転における
位相サーボエラーの引き込み値として所定の許容幅をも
ったものとするためのもので、比較回路(81)にはその許
容値の上限の値を設定する設定回路(83)により設定され
た値が供給され、比較回路(82)には設定回路(84)にて設
定された下限の値が供給される。そしてこの比較回路(8
1)及び(82)においてセレクタ(109)(110)の出力と設定さ
れた上限及び下限の値とが比較される。そして、セレク
タ(109)(110)の出力が上限の値よりも大きいときはロー
レベル、小さいときはハイレベルとなる信号ＵＤ_１が比
較回路(81)から得られ、また、セレクタ(109)(110)の出
力が下限値より大きいときハイレベル、小さいときロー
レベルとなる出力ＵＤ_２が比較回路(82)から得られる。
そして、比較回路(81)からの信号ＵＤ_１により演算回路
(71)(72)(73)で減算するか加算するかの制御がなされる
ようになっている。

またセレクタ回路(109)(110)の出力が丁度上限値と下限
値の間にあるときには、ＵＤ_１，ＵＤ_２はともにハイレ
ベルとなり、また、位相サーボロックレンジ内であれば
アンドゲート(85)の出力がハイレベルとなる期間にパル
スＦＰが得られるので、Ｄフリップフロップ回路(86)の
出力がハイレベルとなるので、アンドゲート(87)の出力
が常にハイレベルとなり、このためラッチ回路(74)〜(7
6)ではラッチ動作が禁止され、その前の値で保持される
ようになっている。

以上の回路は次のような制御信号により制御されつつ働
くようになっている。

すなわち、前述もしたように、電源スイッチが投入され
ている状態において、例えばプレイボタンが押されたと
きハイレベルになる信号Ｐ_ONによってカウンタ(91)がク
リアされる。このカンタ(91)には信号ＦＰがクロックと
して供給されており、信号ＦＰを所定数カウントする毎
に、これよりキャリーパルスが得られ、これによりＤフ
リップフロップ回路(92)のＤ端子に供給されているハイ
レベルの信号がサンプリングされてハイレベルになる信
号MODY（第９図Ａ）が得られる。この信号MODYはデータ
セレクタ(77)〜(79)のＳ端子に供給され、ローレベルで
あるときには入力端子(1A)〜(4A)に供給される所期値を
このデータセレクタ(77)〜(79)から得、その値でカウン
タ(40)〜(42)をプリセットする。そして、信号MODYがハ
イレベルになるとラッチ回路(74)、(75)及び(76)からの
信号をセレクタ(77)〜(79)から得るようになっている。
つまり、プレイボタンが押されてから所定の間はこのデ
ータセレクタ(77)〜(79)からは適当な所期値がカウンタ
(40)〜(42)のプリセット端子に供給され、このカウンタ
(40)〜(42)はパルスＦＰよりも立ち上がりが所定時間遅
れたカウンタ(37)からの信号ＣＡ（第７図Ｃ）によりロ
ードされるので、その立ち上がり時点でプリセット端子
に供給されるカウント値をプリセットし、その時点から
クロックＣＫをカウントしてカウント値が歩進する。そ
して、前述したようにそのカウント値をラッチ回路(43)
〜(45)でパルスＣＡよりも進んだ位相のパルスＦＰによ
ってラッチする。

次に、信号Ｐ_ONの立ち上がりから所定時間経過して信号
MODYが立ち上がると、セレクタ(77)〜(79)からはラッチ
回路(74)〜(76)の出力をその出力として得る。そして、
このときは、カウンタ(91)のキャリーパルスの反転パル
ス▲▼（第９図Ｂ）がローレベルとなるので、カウ
ンタ(38)の出力パルスＱ_Ｄの立ち下がりで演算回路(71)
〜(73)の出力をラッチ回路(74)〜(76)にラッチする。

この場合、セレクタ(77)〜(79)の出力は演算回路(71)〜
(73)に供給されて、比較回路(81)の出力ＵＤ_１に応じて
演算回路(71)〜(73)においてカウント値が“１”に足さ
れるかあるいは“１”減算されるかなされる。つまり、
セレクタ(109)(110)の出力が下限値よりも小さいとき
は、信号ＦＧの周期が短いことを意味するからこの演算
回路(71)〜(73)において“１”だけ増加する演算がなさ
れ、比較回路(82)の出力がローレベルとなるから、パル
ス▲▼のローレベル期間でパルスＱ_Ｄによってラッ
チ回路(74)〜(76)においてラッチされ、それがセレクタ
(77)〜(79)に供給され、プリセット値が変えられる。そ
して、この“１”だけ足された値からカウンタ(40)〜(4
2)がカウントを始めることになるから、デジタルトラペ
（アナログ電圧の場合の傾斜波）の立ち上がり位置が遅
れ、ラッチ回路(43)〜(45)の値が小さくなり、このため
モータの回転数が下がることになる。そして、セレクタ
(109)(110)の出力が下限値よりも大きくなるまでは、カ
ウンタ(40)〜(42)のプリセット値は“１”ずつ大きくな
る。そして、セレクタ(109)(110)の出力が下限値より大
きくなったが、上限値より小さいときは、位相サーボは
所期値でロックしており、モータは正規の回転をする。
そして、このときは比較回路(82)の出力がハイレベルと
なり、アンドゲート(87)の出力がハイレベルとなるた
め、ランチ回路(74)〜(76)は非イネーブルの状態とさ
れ、ラッチ回路(74)〜(76)はその前の値で保持される。

さらにセレクタ(109)(110)の出力が上限値より大きくな
ったときは、比較回路(81)の出力ＵＤ_１はローレベルで
演算回路(71)〜(73)では“１”ずつ減算される。そし
て、アンドゲート(87)の出力がローレベルとなり、パル
ス▲▼のローレベル期間でパルスＱ_Ｄによってラッ
チ回路(74)〜(76)にその減算結果がラッチされる。した
がって、セレクタ(77)〜(79)の出力、すなわちカウンタ
(40)〜(42)のプリセット値は小さくなるため、トラペの
立ち上がりが早くなり、このためラッチされるカウント
値は大きくなって速度サーボエラー電圧は上がる。この
場合、第９図に示すように、パワーオンとされた後、最
小にモータ駆動ＯＮとされ信号Ｐ_ONがハイレベルとなっ
た後は、スイッチ(50)によりモータＯＮ，ＯＦＦがくり
返えされても信号MODYはハイレベルのままである。しか
し、カウンタ(91)のキャリーはモータＯＦＦとされたと
きローレベルになり、信号▲▼はハイレベルとな
り、ラッチ回路(74)〜(76)は非イネーブルの状態とな
る。そして、次にモータＯＮとされ信号Ｐ_ONが立ち上が
ったときから前述の所定期間経過するとカウンタ(91)よ
りハイレベルとなるキャリーパルスが得られるので、信
号▲▼はそのパルス幅期間ローレベルとなり、ラッ
チ回路(74)〜(76)はラッチパルスＱ_Ｄによるラッチ動作
が可能になる。ラッチ回路(74)〜(76)のラッチイネーブ
ルの状態を第９図Ｂに示す。

なお、一担、モータＯＦＦにされたときはラッチ回路(7
4)〜(76)はその直前のデータを保持するから、次にモー
タＯＮにされたときは、その前の値でカウンタ(40)〜(4
2)はプリセットされることになる。したがって、速度サ
ーボはすぐに引き込むようになる。

こうして、通常、位相サーボエラーに表れるモータ動作
電圧に相当するバイアス電圧は、モータが正規の回転速
度となるとき、位相サーボエラーがそのダイナミックレ
ンジの中央値となるようにされて速度サーボエラーに負
担させられるようになる。

したがって位相サーボ回路(100)の出力である位相エラ
ーにはモータのバイアス分は含まれないので、位相サー
ボ系自体のダイナミックレンジが狭くなってしまうこと
はない。

しかも、モータの動作点電圧が変動しても、これに自動
的に追従してバイアス電圧が定まる。

なお、第６図の例では速度サーボ系における可変遅延回
路は１ビット分ずつ遅延量を変えるようにしたが、セレ
クタ(109)(110)の出力と基準の値との差分に応じて遅延
量を変えるようにしてももちろんよい。

発明の効果この発明によれば、モータの動作電圧をバイアス電圧供
給回路から供給するのではなく、速度サーボエラーに負
担させ、しかも、正規の回転位相のときの位相サーボエ
ラーがダイナミックレンジのほぼ中央値、すなわち基準
値となるようにして速度サーボエラーに負担させるバイ
アス電圧を設定するものであるから、位相サーボのダイ
ナミックレンジが問題になることはなく、しかも、モー
タのばらつきに応じたバイアス電圧が自動的に設定され
るという効果がある。

したがって従来のように半固定ボリュームを用いてバイ
アス電圧を調整する手間が省けるので、量産性が向上す
る。

【図面の簡単な説明】

第１図及び第２図は従来のサーボ回路の例を示す図、第
３図はその説明のためのタイムチャート、第４図はこの
発明の一例のブロック図、第５図は第４図の説明のため
のタイムチャート、第６図は第４図の具体的構成の一例
を示す図、第７図〜第９図はその説明のためのタイムチ
ャートである。 (1)はモータ、(2)は周波数発電機、(20)は可変遅延回
路、(21)は比較回路である。

Claims

【特許請求の範囲】

【請求項１】速度サーボ系と位相サーボ系を有し、速度
サーボ系のサーボエラー電圧にモータの動作点電圧に相
当するバイアス電圧を重畳するようにしたサーボ回路に
おいて、上記位相サーボ系のデジタル位相比較手段の出力に供給
され、基準値と比較する比較手段と、上記速度サーボ系に上記比較手段の出力に応じて遅延量
が変化するデジタル可変遅延手段とを設け、上記バイアス電圧が上記位相サーボ系において基準位相
に対する時間軸方向のずれが位相サーボエラー電圧の基
準値からのずれとして検出され、この基準値からのずれ
が０又は有限値内になるようにして自動的に設定される
ようになされたサーボ回路。