JPH0732616B2 - モ−タ制御装置 - Google Patents
モ−タ制御装置Info
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- JPH0732616B2 JPH0732616B2 JP61172068A JP17206886A JPH0732616B2 JP H0732616 B2 JPH0732616 B2 JP H0732616B2 JP 61172068 A JP61172068 A JP 61172068A JP 17206886 A JP17206886 A JP 17206886A JP H0732616 B2 JPH0732616 B2 JP H0732616B2
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- signal
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- Control Of Electric Motors In General (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は基準信号にモータの回転信号を位相同期させる
モータ制御装置に関するものである。
モータ制御装置に関するものである。
従来の技術 従来、直流モータの回転を外部基準信号に位相同期し制
御する場合、モータの回転速度に応じた周波数信号であ
るFG信号を得、基準信号とFG信号を位相比較器にて位相
比較し位相比較信号を得ると伴に、FG信号の周期を周期
検出器にて検出することによりモータの回転速度信号を
得、この位相比較信号と回転速度信号とは加算器により
混合し、この加算器出力信号に対応した電力をモータに
供給することによってモータの回転を安定に制御してい
る。（例えば、特公昭54−31164号公報等） 発明が解決しようとする問題点 このような従来の制御装置では位相比較信号を位相比較
器にて得ると伴に、起動時や同期速度を変える場合にモ
ータを安定に同期速度近傍まで加速或は減速するためと
制御系の応答を安定（所定のダンピング特性）にするた
めに周波数検出器等によりモータの回転速度信号を検出
する必要がある。しかし、モータを同期速度近傍まで加
速、減速の為に回転速度信号は直流成分を必要とし、速
度検出部にドリフトが発生すると位相ドリフトが発生
し、場合によっては同期引き込み範囲を逸脱し位相同期
制御ができなくなることもある。
御する場合、モータの回転速度に応じた周波数信号であ
るFG信号を得、基準信号とFG信号を位相比較器にて位相
比較し位相比較信号を得ると伴に、FG信号の周期を周期
検出器にて検出することによりモータの回転速度信号を
得、この位相比較信号と回転速度信号とは加算器により
混合し、この加算器出力信号に対応した電力をモータに
供給することによってモータの回転を安定に制御してい
る。（例えば、特公昭54−31164号公報等） 発明が解決しようとする問題点 このような従来の制御装置では位相比較信号を位相比較
器にて得ると伴に、起動時や同期速度を変える場合にモ
ータを安定に同期速度近傍まで加速或は減速するためと
制御系の応答を安定（所定のダンピング特性）にするた
めに周波数検出器等によりモータの回転速度信号を検出
する必要がある。しかし、モータを同期速度近傍まで加
速、減速の為に回転速度信号は直流成分を必要とし、速
度検出部にドリフトが発生すると位相ドリフトが発生
し、場合によっては同期引き込み範囲を逸脱し位相同期
制御ができなくなることもある。
本発明はかかる点に鑑みてなされた直流モータの位相同
期制御に関するもので、良好な起動特性を有し安定に同
期速度近傍まで加速あるいは減速でき、制御時において
は良好な応答（ダンピング）特性を得ることのできると
伴に同期範囲が広く位相ドリフトの少ないモータの制御
装置を提供するものである。
期制御に関するもので、良好な起動特性を有し安定に同
期速度近傍まで加速あるいは減速でき、制御時において
は良好な応答（ダンピング）特性を得ることのできると
伴に同期範囲が広く位相ドリフトの少ないモータの制御
装置を提供するものである。
問題点を解決するための手段 本発明のモータ制御装置は、周波数発電機を有するモー
タと、第１表にしたがい、モータの回転方向指令信号と
モータの回転方向検出信号に基づき、前記周波数発電機
より得られるFG信号と基準パルス発生器が発生する基準
信号を出力パルスとして出力するモード制御回路と、出
力値が所定の上限値以上に加算及び所定の下限値以下に
減算されることを禁止され、かつ、カウンタのアップ端
子に前記出力パルスが入力される毎に加算を、カウンタ
のダウン端子に前記出力パルスが入力される毎に減算を
行う加減算カウンタよりなる位相比較器と、前記モータ
の回転速度を検出する速度検出器と、前記速度検出器の
出力信号より直流成分を除去するためのフィルタ回路
と、前記位相比較器の出力信号と前記フィルタ回路の出
力信号とを加算する加算器と、前記加算器の出力信号に
対応した電力を前記モータへ供給する駆動回路より構成
されたものである。
タと、第１表にしたがい、モータの回転方向指令信号と
モータの回転方向検出信号に基づき、前記周波数発電機
より得られるFG信号と基準パルス発生器が発生する基準
信号を出力パルスとして出力するモード制御回路と、出
力値が所定の上限値以上に加算及び所定の下限値以下に
減算されることを禁止され、かつ、カウンタのアップ端
子に前記出力パルスが入力される毎に加算を、カウンタ
のダウン端子に前記出力パルスが入力される毎に減算を
行う加減算カウンタよりなる位相比較器と、前記モータ
の回転速度を検出する速度検出器と、前記速度検出器の
出力信号より直流成分を除去するためのフィルタ回路
と、前記位相比較器の出力信号と前記フィルタ回路の出
力信号とを加算する加算器と、前記加算器の出力信号に
対応した電力を前記モータへ供給する駆動回路より構成
されたものである。
作用 本発明は上記した構成により、モータ回転速度が同期速
度と異なる非同期状態（FGパルス信号と基準パルス信号
の周波数が異なる状態）、例えば、モータの起動時や同
期速度の変更時においては加減算カウンタの出力加算あ
るいは減算方向に誤差を累積していき、その誤差は上述
の上限値或は下限値でリミットされるためにモータの速
度は所定の同期速度近傍に加速あるいは減速されると伴
に直流成分を除去された速度信号の作用により、モータ
は所定のダンピング特性で安定に同期制御される。
度と異なる非同期状態（FGパルス信号と基準パルス信号
の周波数が異なる状態）、例えば、モータの起動時や同
期速度の変更時においては加減算カウンタの出力加算あ
るいは減算方向に誤差を累積していき、その誤差は上述
の上限値或は下限値でリミットされるためにモータの速
度は所定の同期速度近傍に加速あるいは減速されると伴
に直流成分を除去された速度信号の作用により、モータ
は所定のダンピング特性で安定に同期制御される。
実施例 以下、本発明の一実施例について図面を参照し説明す
る。
る。
第１図は一実施例における要部ブロック図、第２図は第
１図における位相比較器６の詳細図、第３図は第１図に
示される制御系の伝達ブロック線図、第４図は第１図に
おけるモード制御回路の詳細図である。
１図における位相比較器６の詳細図、第３図は第１図に
示される制御系の伝達ブロック線図、第４図は第１図に
おけるモード制御回路の詳細図である。
第１図において、１は直流モータ、２は直流モータ１の
回転速度に対応した周波数信号（FG信号）を発生する周
波数発電機、４は周波数発電機２よりえられるFG信号を
増幅しパルス信号に波形整形し出力端子41にFGパルス信
号とし出力する波形整形器である。本実施例において
は、周波数発電器２はモータ１の１回転毎にＺ個のパル
スを出力端子41に出力されるように設計されている。３
は基準パルス発生器で出力端子31に基準パルス信号を出
力する。
回転速度に対応した周波数信号（FG信号）を発生する周
波数発電機、４は周波数発電機２よりえられるFG信号を
増幅しパルス信号に波形整形し出力端子41にFGパルス信
号とし出力する波形整形器である。本実施例において
は、周波数発電器２はモータ１の１回転毎にＺ個のパル
スを出力端子41に出力されるように設計されている。３
は基準パルス発生器で出力端子31に基準パルス信号を出
力する。
５はモード制御回路であり、入力端子51に基準パルス信
号が、入力端子52にFGパルス信号が入力される。入力端
子55には回転方向指令が時計方向（正転）の時にハイレ
ベル、反時計方向（逆転）の時にローレベルの信号であ
る回転方向指令信号（ED）が入力される。また、入力端
子56にはモータの回転方向が時計方向（正転）の時にハ
イレベル、反時計方向（逆転）の時にローレベルの信号
である回転方向検出信号（MD）が入力される。
号が、入力端子52にFGパルス信号が入力される。入力端
子55には回転方向指令が時計方向（正転）の時にハイレ
ベル、反時計方向（逆転）の時にローレベルの信号であ
る回転方向指令信号（ED）が入力される。また、入力端
子56にはモータの回転方向が時計方向（正転）の時にハ
イレベル、反時計方向（逆転）の時にローレベルの信号
である回転方向検出信号（MD）が入力される。
このモード制御回路５は第４図に示すように構成されて
いる。第４図において、501、502は微分器、503は２入
力のORゲート回路、504、505は４入力のマルチプレクサ
ーである。
いる。第４図において、501、502は微分器、503は２入
力のORゲート回路、504、505は４入力のマルチプレクサ
ーである。
微分回路501には入力端子51より基準パルス信号が、微
分回路502には入力端子52よりFGパルス信号が入力さ
れ、それぞれ入力パルス信号の立ち上がりエッジ毎に微
少幅のパルス信号を出力する。ORゲート回路503には微
分回路501、502の出力が入力されており、その出力は基
準パルス信号、FGパルス信号の立ち上がりエッジに対応
したパルスを出力する。
分回路502には入力端子52よりFGパルス信号が入力さ
れ、それぞれ入力パルス信号の立ち上がりエッジ毎に微
少幅のパルス信号を出力する。ORゲート回路503には微
分回路501、502の出力が入力されており、その出力は基
準パルス信号、FGパルス信号の立ち上がりエッジに対応
したパルスを出力する。
マルチプレクサ504、505は、セレクト端子A,Bがともに
ハイレベルの時に入力D0を、端子Ａがハイレベルで端子
Ｂがローレベルの時は入力D1を、端子Ａがローレベルで
端子Ｂがハイレベルの時は入力D2を、端子Ａ、Ｂがとも
にローレベルの時は入力D3を出力する。マルチプレクサ
504、505のセレクト端子Ａには回転方向指令信号（ED）
が、セレクト端子Ｂには回転方向検出信号（MD）が入力
される。
ハイレベルの時に入力D0を、端子Ａがハイレベルで端子
Ｂがローレベルの時は入力D1を、端子Ａがローレベルで
端子Ｂがハイレベルの時は入力D2を、端子Ａ、Ｂがとも
にローレベルの時は入力D3を出力する。マルチプレクサ
504、505のセレクト端子Ａには回転方向指令信号（ED）
が、セレクト端子Ｂには回転方向検出信号（MD）が入力
される。
マルチプレクサ504の入力D0には微分器501の出力が、D1
にはORゲート503の出力が、D3には微分器502の出力が入
力され、D2は接地されローレベルが入力されている。ま
た、マルチプレクサ505の入力D0には微分器502の出力
が、D2にはORゲート503の出力が、D3には微分器501の出
力が入力され、D1は接地されローレベルが入力されてい
る。
にはORゲート503の出力が、D3には微分器502の出力が入
力され、D2は接地されローレベルが入力されている。ま
た、マルチプレクサ505の入力D0には微分器502の出力
が、D2にはORゲート503の出力が、D3には微分器501の出
力が入力され、D1は接地されローレベルが入力されてい
る。
モード制御回路を第４図の様に構成することにより、そ
の出力端子53、54には第１表に示すように、ED、MD信号
に従って基準パルス、FGパルスの立ち上がりエッジに対
応した信号が出力される。
の出力端子53、54には第１表に示すように、ED、MD信号
に従って基準パルス、FGパルスの立ち上がりエッジに対
応した信号が出力される。
６は位相比較器で入力端子61,62は各々モード制御回路
５の出力端子53,54に接続されている。
５の出力端子53,54に接続されている。
位相比較器６は第２図に示すように構成されている。第
２図において６−１は４ビットのバイナリな加減算カウ
ンタで出力端子Qa,Qb,Qc,Qdを有し、Qaが最下位ビッ
ト、Qbは第２ビット目、Qcは第３ビット目、Qdは最上位
ビットの出力端子であり各々の出力は４ビットの出力デ
ータ（D0,D1,D2,D3）として出力端子63に出力される。
２図において６−１は４ビットのバイナリな加減算カウ
ンタで出力端子Qa,Qb,Qc,Qdを有し、Qaが最下位ビッ
ト、Qbは第２ビット目、Qcは第３ビット目、Qdは最上位
ビットの出力端子であり各々の出力は４ビットの出力デ
ータ（D0,D1,D2,D3）として出力端子63に出力される。
６−２は４ビットのスイッチ回路でその出力端子a,b,c
は論理レベル（０）を出力端子ｄには論理レベル（１）
を出力するように設定されており、各々の出力端子a,b,
c,dは加減算カウンタ６−１のデータ入力端子A,B,C,Dに
接続されている。
は論理レベル（０）を出力端子ｄには論理レベル（１）
を出力するように設定されており、各々の出力端子a,b,
c,dは加減算カウンタ６−１のデータ入力端子A,B,C,Dに
接続されている。
６−３は４入力のANDゲート回路で、入力端子は加減算
カウンタ６−１の出力端子Qa,Qb,Qc,Qdに各々接続され
ている。６−４は４入力のNORゲート回路でゲート回路
で、入力端子は各々加減算カウンタ６−１の出力端子Q
a,Qb,Qc,Qdに接続されている。
カウンタ６−１の出力端子Qa,Qb,Qc,Qdに各々接続され
ている。６−４は４入力のNORゲート回路でゲート回路
で、入力端子は各々加減算カウンタ６−１の出力端子Q
a,Qb,Qc,Qdに接続されている。
６−5,6−６は２入力のORゲート回路で、ゲート回路６
−５の一方の入力端子はゲート回路６−３の出力端子
に、他方の入力端子は位相比較器６の入力端子61に接続
されている。ゲート回路６−６の一方の入力端子はゲー
ト回路６−４の出力端子に、他方の入力端子は位相比較
器６の入力端子62に接続されている。ゲート回路６−5,
6−６の出力端子は各々加減算カウンタ６−１のクロッ
ク入力端子であるUP,DOWN端子に接続されている。
−５の一方の入力端子はゲート回路６−３の出力端子
に、他方の入力端子は位相比較器６の入力端子61に接続
されている。ゲート回路６−６の一方の入力端子はゲー
ト回路６−４の出力端子に、他方の入力端子は位相比較
器６の入力端子62に接続されている。ゲート回路６−5,
6−６の出力端子は各々加減算カウンタ６−１のクロッ
ク入力端子であるUP,DOWN端子に接続されている。
６−７はスイッチで一方の端子は接地され、他方の端子
は加減算カウンタ６−１のLOAD端子に接続されている。
は加減算カウンタ６−１のLOAD端子に接続されている。
加減算カウンタ６−１はUP端子に入力されるパルスの立
ち上がり縁毎に加算を、DOWN端子に入力されるパルスの
立ち上がり縁毎に減算を行う。又電源投入時等の初期状
態においてはLOAD端子がスイッチ６−７を介して接地さ
れておりデータ端子A,B,C,Dに入力されている各々のデ
ータがロードされ、出力端子Qa,Qb,Qc,Qdに出力され
る。
ち上がり縁毎に加算を、DOWN端子に入力されるパルスの
立ち上がり縁毎に減算を行う。又電源投入時等の初期状
態においてはLOAD端子がスイッチ６−７を介して接地さ
れておりデータ端子A,B,C,Dに入力されている各々のデ
ータがロードされ、出力端子Qa,Qb,Qc,Qdに出力され
る。
７は４ビットのD/A変換器で入力データ（D0,D1,D2,D3）
に対応したアナグ電圧 E0＝Ｅ＊（D0＊20＋D1＊21＋D2＊22＋D3＊23）/24 を出力端子72に出力する。
に対応したアナグ電圧 E0＝Ｅ＊（D0＊20＋D1＊21＋D2＊22＋D3＊23）/24 を出力端子72に出力する。
８は速度検出器で入力端子81に入力されるFGパルス信号
の周波数あるいはその周期に応じた電圧を回転速度信号
として出力端子82に出力する。
の周波数あるいはその周期に応じた電圧を回転速度信号
として出力端子82に出力する。
９はフィルタ回路で入力端子91に入力される速度信号の
直流成分を除去した信号を出力端子92に出力するために
高域通過フィルタより構成されている。高域通過フィル
タの伝達関数はＴ＊S/（１＋Ｔ＊Ｓ）（S:ラプラシア
ン）である。
直流成分を除去した信号を出力端子92に出力するために
高域通過フィルタより構成されている。高域通過フィル
タの伝達関数はＴ＊S/（１＋Ｔ＊Ｓ）（S:ラプラシア
ン）である。
10は加算器で入力端子101にD/A変換器７の出力端子72に
出力される信号が、また入力端子102にはフィルタ回路
９の出力端子92に出力される信号が入力され各々の入力
信号を適当な比率で加算し出力端子103に加算した信号
である電圧EPを出力する。
出力される信号が、また入力端子102にはフィルタ回路
９の出力端子92に出力される信号が入力され各々の入力
信号を適当な比率で加算し出力端子103に加算した信号
である電圧EPを出力する。
駆動回路11は基準電圧ER（ER＝E/2）と入力端子111に入
力される電圧EPとの差電圧に比例した電流を出力端子11
2を介してモータ１に供給する。
力される電圧EPとの差電圧に比例した電流を出力端子11
2を介してモータ１に供給する。
尚、フィルタ回路９は出力端子92に出力される出力信号
の動作中心電圧がERとなるように構成されている。
の動作中心電圧がERとなるように構成されている。
以上のような構成においてモータ１を正転の回転方向指
令を与え起動した場合の動作について説明する。
令を与え起動した場合の動作について説明する。
初期状態において加減算カウンタ６−１のLOAD端子はス
イッチ６−７を介して接地されており加減算カウンタ６
−１の４ビットの出力データは（D3,D2,D1,D0）＝（1,
0,0,0）で出力端子72の出力電圧E0はE0＝E/2となる。一
方加算器10の入力端子102に入力される信号には低周波
成分が含まれていないためにその出力端子103の出力電
圧EPは電圧ERとひとしくなる。よってモータ１には電流
が供給されない。又、ゲート回路６−3,6−４の出力レ
ベルは伴に（０）を維持している。スイッチ６−７を開
くことにより加減算カウンタ６−１はロード状態が解除
され入力端子61に入力される基準パルスの立ち上がり縁
毎に加算される。その結果出力端子72の出力電圧E0はE0
＞ERとなる。よって加算器10の出力端子103にはERより
たかい電圧が出力されモータ１には加速トルクが発生し
回転を始めFGパルスが入力端子62に入力され、カウンタ
６−１はFGパルスの立ち上がり縁毎に減算をおこう。一
般に起動時等の加速時に於てはffg＜fref（ffg:FGパル
スの周波数、fref:基準パルスの周波数）であり加減算
カウンタ６−１の出力データの値は暫時増加するが、出
力データ（D3,D2,D1,D0）が（1,1,1,1）になるとゲート
回路６−３の出力は（１）となり、UP端子に加算パルス
がそれ以上入力されることが禁止される。よってモータ
１は同期速度近傍まで加速され最終的にモータ１は同期
状態すなわちFGパルスの周波数が基準パルスの周波数と
等しくなるように回転が制御される。
イッチ６−７を介して接地されており加減算カウンタ６
−１の４ビットの出力データは（D3,D2,D1,D0）＝（1,
0,0,0）で出力端子72の出力電圧E0はE0＝E/2となる。一
方加算器10の入力端子102に入力される信号には低周波
成分が含まれていないためにその出力端子103の出力電
圧EPは電圧ERとひとしくなる。よってモータ１には電流
が供給されない。又、ゲート回路６−3,6−４の出力レ
ベルは伴に（０）を維持している。スイッチ６−７を開
くことにより加減算カウンタ６−１はロード状態が解除
され入力端子61に入力される基準パルスの立ち上がり縁
毎に加算される。その結果出力端子72の出力電圧E0はE0
＞ERとなる。よって加算器10の出力端子103にはERより
たかい電圧が出力されモータ１には加速トルクが発生し
回転を始めFGパルスが入力端子62に入力され、カウンタ
６−１はFGパルスの立ち上がり縁毎に減算をおこう。一
般に起動時等の加速時に於てはffg＜fref（ffg:FGパル
スの周波数、fref:基準パルスの周波数）であり加減算
カウンタ６−１の出力データの値は暫時増加するが、出
力データ（D3,D2,D1,D0）が（1,1,1,1）になるとゲート
回路６−３の出力は（１）となり、UP端子に加算パルス
がそれ以上入力されることが禁止される。よってモータ
１は同期速度近傍まで加速され最終的にモータ１は同期
状態すなわちFGパルスの周波数が基準パルスの周波数と
等しくなるように回転が制御される。
以上、起動時の動作について述べたが同期速度を更に早
い同期速度に変更する場合は基準パルスの周波数を高く
設定することにより達成できその時の加速時における系
の振舞いは上述の起動時と同じ振舞いをしより高い速度
での同期状態となる。次ぎに、ある同期状態から基準パ
ルス信号の周波数を低く設定するとffg＞frefとなり加
減算カウンタ６−１は暫時減算され、その出力データ
（D3,D2,D1,D0）は（1,0,0,0）より小さくなり、モータ
１に減速トルクが発生しモータ１は減速をしだす。又減
速時、状況によってはカウンタ６−１の出力データ（D
3,D2,D1,D0）は（0,0,0,0）に達することがあるが４ビ
ットの出力データが全て（０）になるとゲート回路６−
４の出力が（１）となりカウンタ６−１のDOWN端子に減
算のためのパルスが入力されないためにモータ１は設定
された同期速度近傍まで減速されその後同期状態に回転
が制御される。
い同期速度に変更する場合は基準パルスの周波数を高く
設定することにより達成できその時の加速時における系
の振舞いは上述の起動時と同じ振舞いをしより高い速度
での同期状態となる。次ぎに、ある同期状態から基準パ
ルス信号の周波数を低く設定するとffg＞frefとなり加
減算カウンタ６−１は暫時減算され、その出力データ
（D3,D2,D1,D0）は（1,0,0,0）より小さくなり、モータ
１に減速トルクが発生しモータ１は減速をしだす。又減
速時、状況によってはカウンタ６−１の出力データ（D
3,D2,D1,D0）は（0,0,0,0）に達することがあるが４ビ
ットの出力データが全て（０）になるとゲート回路６−
４の出力が（１）となりカウンタ６−１のDOWN端子に減
算のためのパルスが入力されないためにモータ１は設定
された同期速度近傍まで減速されその後同期状態に回転
が制御される。
同期状態における制御系の伝達ブロック線図を第３図に
しめす。第３図においてＪはモータ１の回転部の慣性モ
ーメント、Ｋθ（Ｓ）は位相比較器６とD/A変換器７の
伝達特性、KN（Ｓ）は速度検出器８の伝達特性、Ｔ＊S/
（１＋Ｔ＊Ｓ）はフィルタ回路９の伝達特性で、その時
定数Ｔは系の応答に影響を与えないように十分におおき
く設定されている。a,bは加算器10の加算係数であり、
ａは入力端子101から出力端子103までの伝達特性そして
ｂは入力端子102から出力端子103までの伝達特性であ
る。gmは駆動回路11の伝達特性、KTはモータ１のトルク
定数である。又、Ｓはラプラシアン、TLはモータ１の負
荷トルク、θｍはモータ１の回転角度である。系の自然
角周波数ωｎをＫθ（Ｓ）,KN（Ｓ）の位相回りの少な
い周波数領域に設定すると、負荷トルクから回転角度ま
での伝達関数は（１）式のように２次の共振系となる。
しめす。第３図においてＪはモータ１の回転部の慣性モ
ーメント、Ｋθ（Ｓ）は位相比較器６とD/A変換器７の
伝達特性、KN（Ｓ）は速度検出器８の伝達特性、Ｔ＊S/
（１＋Ｔ＊Ｓ）はフィルタ回路９の伝達特性で、その時
定数Ｔは系の応答に影響を与えないように十分におおき
く設定されている。a,bは加算器10の加算係数であり、
ａは入力端子101から出力端子103までの伝達特性そして
ｂは入力端子102から出力端子103までの伝達特性であ
る。gmは駆動回路11の伝達特性、KTはモータ１のトルク
定数である。又、Ｓはラプラシアン、TLはモータ１の負
荷トルク、θｍはモータ１の回転角度である。系の自然
角周波数ωｎをＫθ（Ｓ）,KN（Ｓ）の位相回りの少な
い周波数領域に設定すると、負荷トルクから回転角度ま
での伝達関数は（１）式のように２次の共振系となる。
ここに 尚ωｎ≫1/T よって加算器10の加算係数a,bを適当な値に設定するこ
とにより制御系を安定（適当なダンピング特性）にでき
る。
とにより制御系を安定（適当なダンピング特性）にでき
る。
発明の効果 以上述べてきたように、本発明のモータ制御装置は、モ
ータの回転方向指令信号とモータの回転方向検出信号に
基づき、周波数発電機より得られるFG信号と基準パルス
発生器が発生する基準信号を出力パルスとして出力し、
出力値が所定の上限値以上に加算及び所定の下限値以下
に減算されることを禁止され、かつ、加減算カウンタの
アップ端子に前記出力パルスが入力される毎に加算を、
加減算カウンタのダウン端子に前記出力パルスが入力さ
れる毎に減算を行う位相比較器より得られる位相信号
と、速度検出器より得た回転速度信号から直流成分をフ
ィルタ回路にて除去した信号とを加算器により適当な比
率で加算し、この加算した信号に対応した電力をモータ
に供給することにより、モータの起動や同期速度の変更
時に安定してモータを同期速度近傍まで加速、減速がで
きると伴に速度検出器のドリフトの影響をうけないため
に位相ドリフトの少ない安定したモータの位相同期制御
系を実現できるものである。
ータの回転方向指令信号とモータの回転方向検出信号に
基づき、周波数発電機より得られるFG信号と基準パルス
発生器が発生する基準信号を出力パルスとして出力し、
出力値が所定の上限値以上に加算及び所定の下限値以下
に減算されることを禁止され、かつ、加減算カウンタの
アップ端子に前記出力パルスが入力される毎に加算を、
加減算カウンタのダウン端子に前記出力パルスが入力さ
れる毎に減算を行う位相比較器より得られる位相信号
と、速度検出器より得た回転速度信号から直流成分をフ
ィルタ回路にて除去した信号とを加算器により適当な比
率で加算し、この加算した信号に対応した電力をモータ
に供給することにより、モータの起動や同期速度の変更
時に安定してモータを同期速度近傍まで加速、減速がで
きると伴に速度検出器のドリフトの影響をうけないため
に位相ドリフトの少ない安定したモータの位相同期制御
系を実現できるものである。
第１図は本発明の一実施例におけるモータ制御装置にお
ける要部ブロック図、第２図は位相比較器の詳細図、第
３図は本実施例における制御系の伝達ブロック線図、第
４図は第１図におけるモード制御回路の詳細図である。 １……モータ、２……周波数発電機、３……基準パルス
発生器、４……波形整形器、５……モード制御回路、６
……位相比較器、７……D/A変換器、８……速度検出
器、９……フィルタ回路、10……加算器、11……駆動回
路、６−１……加減算カウンタ、６−３……４入力AND
ゲート回路、６−４……４入力NORゲート回路、６−5,6
−６……２入力ORゲート回路。
ける要部ブロック図、第２図は位相比較器の詳細図、第
３図は本実施例における制御系の伝達ブロック線図、第
４図は第１図におけるモード制御回路の詳細図である。 １……モータ、２……周波数発電機、３……基準パルス
発生器、４……波形整形器、５……モード制御回路、６
……位相比較器、７……D/A変換器、８……速度検出
器、９……フィルタ回路、10……加算器、11……駆動回
路、６−１……加減算カウンタ、６−３……４入力AND
ゲート回路、６−４……４入力NORゲート回路、６−5,6
−６……２入力ORゲート回路。
Claims (1)
- 【請求項１】周波数発電機を有するモータと、下記表に
したがい、モータの回転方向指令信号とモータの回転方
向検出信号に基づき、前記周波数発電機より得られるFG
信号と基準パルス発生器が発生する基準信号を出力パル
スとして出力するモード制御回路と、出力値が所定の上
限値以上に加算及び所定の下限値以下に減算されること
を禁止され、かつ、カウンタのアップ端子に前記出力パ
ルスが入力される毎に加算を、カウンタのダウン端子に
前記出力パルスが入力される毎に減算を行う加減算カウ
ンタよりなる位相比較器と、前記モータの回転速度を検
出する速度検出器と、前記速度検出器の出力信号より直
流成分を除去するためのフィルタ回路と、前記位相比較
器の出力信号と前記フィルタ回路の出力信号とを加算す
る加算器と、前記加算器の出力信号に対応した電力を前
記モータへ供給する駆動回路より構成されたモータ制御
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61172068A JPH0732616B2 (ja) | 1986-07-22 | 1986-07-22 | モ−タ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61172068A JPH0732616B2 (ja) | 1986-07-22 | 1986-07-22 | モ−タ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6331485A JPS6331485A (ja) | 1988-02-10 |
| JPH0732616B2 true JPH0732616B2 (ja) | 1995-04-10 |
Family
ID=15934940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61172068A Expired - Lifetime JPH0732616B2 (ja) | 1986-07-22 | 1986-07-22 | モ−タ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732616B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4843288A (en) * | 1988-03-28 | 1989-06-27 | Rigidyne Corporation | Phase locked motor control system for multiple disk drive units |
-
1986
- 1986-07-22 JP JP61172068A patent/JPH0732616B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6331485A (ja) | 1988-02-10 |
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