JPS63129880A

JPS63129880A - 位相比較回路

Info

Publication number: JPS63129880A
Application number: JP61272527A
Authority: JP
Inventors: Kanji Kubo; 久保　観治; Yoshiro Tsuchiyama; 土山　▲吉▼朗; Yasuhiro Yoneda; 米田　康浩
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1986-11-14
Filing date: 1986-11-14
Publication date: 1988-06-02
Anticipated expiration: 2011-03-04
Also published as: JPH0822155B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は位相比較回路に関するものであり、特に、位相
の引込み時間を短縮する新規な位相比較回路に関するも
のである。

従来の技術制御対象の速度及び位相を一定値に制御する用途は、広
範囲に及んでいるが、ここでは２ヘツド形ヘリ力ルスキ
ヤン方式の磁気記録再生装置（以下ＶＴＲと称す）を例
にとり説明する。

ＶＴＲでは、磁気テープ上に記録する映像信号の記録波
長を実現可能な値に設定するため、ビデオヘッドを内蔵
した回転シリンダを高速で回転させる必要がある。回転
シリンダの回転速度は速度制御回路により略一定の回転
速度になるように制御され、また回転位相は、基準位相
信号との位相差が一定値になるように制御される。

第１１図には、従来のＶＴＲにおける速度及び位相制御
回路の一部を示す。同図において端子１１０１からは、
回転シリンダの回転速度に比例した周波数の信号を発生
する周波数発電機（ＦＧ）からの信号が入力される。Ｆ
Ｇ倍信号速度誤差信号作成回路１１ｏ２においてその周
期が計測され、ＦＧ倍信号周期と基準周期との差の量が
、速度誤差信号として出力される。回路１１０３及び１
１０８はパルス幅変調回路（ＰＷＭ回路）であり、入力
されるディジタル信号値に応じたパルス幅をもつ信号を
出力する、一種のＤ／Ａ変換器である。従って、端子１
１ｏ４には速度誤差信号がＰＷＭ信号として出力される
。

端子１１０６には基準信号が、端子１１０６にはヘッド
スイッチング信号（Ｈ，ＳＷ）が入力される。ここで基
準信号とは、映像信号を記録する時には、映像信号内に
含捷れる垂直同期信号を分離して取り出した信号であり
、ＮＴＳＣ方式のＶＴＲでは６０Ｈｚのパルス信号であ
る。またＨ、ＳＷ倍信号は、回転シリンダの回転位相を
示す信号であり、ＮＴＳＣ方式のＶＴＲでは３０Ｈｚの
矩形波信号である。基準信号をｉに分周した信号とＨ，
ＳＷ倍信号の位相差は、位相誤差信号作成回路１１０ｆ
にて取り出され、取り出された位相誤差信号はＰＷＭ回
路１１０８にてＤ／Ａ変換され、端子１１０９に出力さ
れる。

端子１１ｏ４及び１１ｏ９に出力される各ＰＷＭ信号は
、抵抗Ｒ１とコンデンサＣ１及びＲ２と０２とでそれぞ
れ平滑され、アナログ信号に変換される。また速度誤差
信号と位相誤差信号は、抵抗Ｒ３によって合成される。

抵抗Ｒ３の値に応じて、位相誤差信号を速度誤差信号に
合成する割合（ミックス比）が変化する。このミックス
比は、位相制御系の安定性を確保するため、通常数分の
１から数十分の１に選ばれる。端子１１１０に得られる
速度及び位相誤差信号の合成値は、回転シリンダを駆動
するモータの駆動回路に供給され、回転シリンダの回転
速度及び回転位相を制御する。

第１２図は、従来の位相比較回路のより詳細なブロック
図を示した図であり、第１０図は第１２図の各部の波形
を示したものである。両図において、同一記号は同じ信
号を示す。端子１２ｏ１から入力される基準信号（垂直
同期信号）ｊは、ｉ分周回路１２ｏ２で分周され信号に
となる。回路１２ｏ３はプリセット回路であり、信号に
の立上りエツジのタイミングで、所定のプリセット値を
カウンタ回路１２ｏ４にセットする。カウンタ回路１２
ｏ４は、プリセットされた値からカウントを開始し、カ
ウンタがオーバーフローした時には、再度プリセットさ
れた値からカウントを始める。

従ってカウンタ回路１２ｏ４の出力値は、第１０図１に
示す変化を繰り返えす。プリセット値を変えることによ
り、第１０図１ｏ０１で示す周期を変化させることがで
きるため、被制御信号の位相の安定位置を、プリセット
値を変えることにより調整するこ七ができる。

回路１２ｏ７及び１２０８は、カウンタ回路１２ｏ４の
出力値の上限値及び下限値を見かけ上制限する回路であ
る。上限制限回路１２０７は、信号にの立上りエツジの
時点から、カウンタ出力ｔのオーバーフローした回数を
数え、この回数がある一定値以上の時には、ラッチ回路
１２ｏ６の値を１００２で示す最大値に保持する。また
下限制限回路１２０８は、上記回数が一定値以下の時に
は、ラッチ回路１２０５の値を１００３で示す最小値に
保持する。従って、ラッチ回路１２０５に供給されるカ
ウンタ出力ｔは、見かけ上信号ｍで示すカウンタ出力が
供給されたものと同じことである。端子１２０６からは
Ｈ，ＳＷ倍信号が入力され、この信号の立ち下がクエッ
ジのタイミングでカウンタ出力ｍの値がラッチされる。

ラッチ回路１２ｏ６の出力１２ｏ９は、第１１図に示す
ＰＷＭ回路１１０８に供給され、位相誤差信号として出
力される。

発明が解決しようとする問題点このような従来の回路構成における位相比較回路では、
電源電圧とミックス比とによって、過渡時における位相
引き込み時間が制限される問題点があった。なぜならば
、第１１図の端子１１０９から出力される位相誤差信号
の下限値は接地電位であり、また上限値は電源電圧値で
ある。そして、この上限値と下限値との差のレベルが、
回転速度を変調する範囲に相当する。この変調範囲が大
きい程回転速度の変化量も大きく、位相の変化する速度
も大きくなる。すなわち、位相が一定のはずれた位置か
ら安定点に移動するまでの時間が速くなる。しかし、前
記変調範囲に電源電圧によって制限され、また、ミック
ス比によってさらに制限されることになる。

本発明は、ミックス比によって位相の引込み時間が制限
されない新規な位相比較回路を提供することを目的とす
る。

問題点を解決するための手段本発明では上記の問題点を解決するため、速度誤差信号
と位相誤差信号をＤ／Ａ変換する前にミックスする。そ
して位相比較回路を、基準信号と被制御信号との位相差
が一定の範囲以内にある時には、位相誤差信号の量が位
相差に比例して変化するように構成し、一定の範囲以外
にある時には、前記比例して変化する位相誤差信号量の
最大値よりも大きく、また最小値よシも小さく設定する
構成をとる。

作　　用本発明は上記の構成により、過渡時における位相引込み
時間の短縮を計ることができる。

実施例本発明の具体実施例を説明する前に１位相比較回路の構
成と位相引込み時間との関係について、まず説明する。

第９図は、２種類の位相誤差信号量と被制御信号との関
係を示した図である。同図において、信号ｆは基準信号
からの位相ずれ量に対する位相誤差信号量の変化を示し
、信号ｑは被制御信号を示す。信号ｆは基準信号の回転
位相に同期している。

被制御信号の回転位相が例えばｔｌｏで示す位ｆｔＨζ
ある時、位相誤差信号の量は９０１で示す量であり、ｔ
ｌｌで示す位置にある時の位相誤差信号の量は９０２の
量になる。なお、位相誤差信号が９０１で示す量の時、
位相制御系は安定するものとする。

電源投入時、モータの回転数は停止状態から徐々に加速
され、速度制御回路によってほぼ一定の回転速度に制御
されると共に、位相制御回路によって、回転位相と基準
信号との位相が一定になるように制御される。今、モー
タの回転速度が所定の速度に達っし走時、基準信号と回
転シリンダの回転位相とが第９図ｆとｑに示すｔｌｌの
関係にあるものとする。この時、回転シリンダの回転速
度が目的とする回転速度に正確に一致しているものと仮
定すると、回転位相を示すパルス信号９０３は、一定時
間（１周期に相当する時間）後には９０４で示す位置に
発生する。つまり、基準信号ｆとパルス信号９０３及び
９０４との相対的な位置関係は変化しない。しかし実際
には、ｔｌｌの時刻ておいて得られる位相誤差量９０２
によって回転速度が加速され、一定時間後には９０５で
示す位置にパルス信号が発生することになる。このよう
な動作を繰り返えすことにより、被制御信号ｑのパルス
発生位置は、信号ｆの傾斜部の中央（９０１で示す位置
に相当する位置）まで移動した後、安定することになる
。そして、一定時間後に移動する位相補正量９０６の値
は、位相誤差信号１９０２によって変化させることので
きる回転速度の変化量によって決まる。

第９図りに示す信号は、本発明を適要した時の、基準信
号からの位相ずれ量に対する位相誤差信号量の変化を示
す図である。信号ｉは被制御信号を示す。位相制御系の
安定点は、９．０７及び９０８で示す傾斜部の中央位置
に、被制御信号のパルス信号が位置する時である。前回
と同様に、モータの回転速度が目標とする回転速度に等
しくなった時のパルス信号の位置を、ｔ１４で示す位置
とする。

そしてこの時、モータの回転速度が目標とする回転速度
に正確に等しいものとすれば、一定時刻後のパルス発生
位置は’１６で示す位置になる。実際には、’１４の位
置において得られる位相誤差信号の量９０９によって回
転速度が加速され、一定時刻後のパルス信号の発生位置
はｔ１５で示す位置になる。そしてこの時、一定時刻後
に移動する位相補正量ば９１０で示す量である。

今、位相差に応じて位相誤差信号の量が比例して変化す
る部分（以後比例傾斜部と称す）の最小値から最大値ま
でのレベル、すなわち、９１１と９１２のレベルが等し
いとすれば、９ｏ９のレベルば９０２のレベルに比べて
９１３で示す量だけ大きい。そして、９１３で示す量だ
けモータの回転速度を大きく変化させることができるた
め、その分、位相補正量９１０は９０６よシも大きくな
る。つまシ、引込み時間を短縮することができる。

なお後述するように、速度誤差信号と位相誤差信号とを
Ｄ／Ａ変換する前に合成すれば、９０９で示すレベルは
電源電圧やミックス比に左右されることなく、実用上十
分に大きな値を設定することができる。

次に、最大レベル９０９の上限値について説明する。最
大レベル９０９を大きくする程、一定時間毎に変化させ
ることのできる位相補正量９１０の値も大きくなる。今
、モータの回転速度が所定の速度に略等しくなった時、
被制御信号のパルス発生位置がｔ１９で示す位置にある
時を考える。そして、この時に得られる位相誤差信号の
量が９１１で示すレベルであシ、この量により一定時間
毎に補正される位相補正量が９１２で示す量であったと
する。この時信号りに対するパルス信号の相対的な発生
位置は、ある時刻においてｔ１９の位置であり、一定時
刻後にはｔ１□で示す位置になる。そしてこの時に得ら
れる位相誤差信号の量９１６による回転速度の変化が、
９１１に対して対称的に逆方向に作動するものとすれば
、次の一定時刻後のパルス発生位置はｔ　となる。つま
りｔ１９とｔ１□との位置を交互に繰り返えし、安定し
ないことになる。次に、９１１のレベルによる位相補正
量が９１３で示す値である時を考えてみる。この時、あ
る時刻におけるパルス発生位置がｔ１９であれば、次の
一定時刻後のパルス発生位置はｔ１８の位置である。’
１８の位置における位相誤差量は比例傾斜部における量
である。従って、ｔ１８で示す位置以降においては、通
常の位相制御系の引込み特性に沿づてパルス位置が移動
し、安定点９０８の位置に落ち着くことになる。以上の
ことから、比例傾斜部以外の位置における最大値もしく
は最小値によって、一定時間毎に補正される位相補正量
は、比例傾斜部の時間９１４よシも小さくする必要があ
ると言える。

次に本発明の具体実施例について説明する。

第１図は本発明の一実施例を示す図であり、マイクロコ
ンピュータ（以下単にマイコンと称す）部と他のハード
回路とによって構成される。第２図は第１図の各部の波
形及び説明を補足するための図であり、両図において同
じ記号は同じ信号を示す。

第１図において、端子１０１にはＦＧ倍信号、端子１０
２には基準信号（本例では垂直同期信号）が、端子１０
３にはＨ，ＳＷ倍信号それぞれ入力される。回路１０４
，１０５，１０６はインプットギャピチャレジスタ（以
下単にＩＣＲと称す）である。各ＩＣＲ回路は、端子１
０１〜１０３の各信号の立ち上り、もしくは立ち下りエ
ツジの時刻にて、カウンタ回路１０７のカウント値をラ
ッチするラッチ回路である。カウンタ回路１０７はクロ
ック１０８をカウントするフリーのカウンタであり、カ
ウンターがオーバーフローすれば、再度最小値からカウ
ントを開始する。カウント値は、第２図ｄに示すような
変化をする。第２図において、Ｈ，ＳＷ倍信号の立ち下
りエツジにおけるカウント値２０１が、第１図にＩＣＲ
３で示す回路１０６にラッチされる。また基準信号のｉ
の周期の信号Ｃの立ち上りエツジにおけるカウント値２
０２が、ＩＣＲ２で示す回路１０５にラッチされる。従
って、２０１で示すカウント値から２０２で示すカウン
ト値を減算し、２０３で示す一是の位相基準値をさらに
減算すれば、その差２０４で示す量が位相ずれ量に応じ
た時間を示すことになる。第１図に示す回路１０９はタ
イマ回路であり、Ｈ，ＳＷ倍信号立ち下シエッジでリセ
ットされ、その後一定時間毎にパルス信号ａを発生する
。第２図に示すように、本例ではＨ，ＳＷ信号周期を１
／１２等分した時間毎にパルス信号を発生するように、
タイマの時間が設定されているものとする。第１図に示
す１ｒｑ１　、　１ｒｑ２．　１ｒｑ３の各信号は、各
ＩＣＲ回路がカウンタ回路の値をラッチした時点に発生
されるパルス信号であり、マイコンへの割込み信号とし
て用いられる。タイマ回路１０９の出力信号ａ　（ｉｒ
ｑ４）も、同様に割込み信号として用いられる。回路１
１ｏはマイコンであり、中央演算処理装置１１１．ＲＯ
Ｍ１１２．ＲＡＭ１１３及び割込み処理回路１１４で構
成される。マイコンでは、後述するように、各ＩＣＲ回
路にラッチされた値を用いて速度誤差信号と位相誤差信
号とを演算し、両信号を合成した後でフィルター処理を
行ない、その結果をＤ／Ａ変換回路１１６に供給する。

端子１１６に出力されるＤ／Ａ変換後の出力信号は、モ
ータ駆動回路に供給され、モータの回転速度及び回転位
相を制御することになる。第２図ｅには、既に説明した
形状をもつ位相誤差信号出力を示す。信号ｅは、比例傾
斜部２０７と最小レベル部２０６．及び最大レベル部２
０８とからなり、この形状はＨ，ＳＷ倍信号と位相同期
している。

位相基準値２０３は一定値であるため、信号Ｃの立上り
エツジが第２図に示す位置にある時の位相誤差信号は、
２０５で示す位置のレベルである。

信号Ｃが、Ｈ，ＳＷ倍信号対して相対的に図示の位置か
ら紙面上で左にずれた時の位相誤差信号の量は、２０５
で示す位置から同量だけ紙面上で左にずれた位置におけ
る値になる。信号Ｃが右にずれた時も同様の考え方をす
れば良い。２０９で示す位置の位相誤差信号が得られる
時、信号Ｃの立上りエツジは、同図ａ　Ｉ／Ｃｔ９　で
示す時間位置にある。

また、２１０で示す位置の位相誤差信号が得られる時、
信号Ｃの立ち上りエツジは、同図ａにｔ７で示す時間位
置にある。従って、信号Ｃの立ち上りエツジが入力され
た時点、すなわち、第１図に示した１ｒｑ２の割込みが
発生した時のｔｉ　（ｉ＝１．２　。

３、・・・・・・）の値を知れば、位相誤差出力を出す
領域が２０６，２０７，２０８のいずれの領域であるか
を知ることができる。

第３図は、マイコンで行なう信号処理の手順を示した図
である。同図において、ＦＧ（ｉ）はｉ番目のＦＧ倍信
号例えば立ち上りエツジの時刻においてＩＣＲ１にラッ
チされたカウント値を示す。

ＦＧ（１−１）は（１−１）番目のＦＧ倍信号立上りエ
ツジの時刻、すなわち、ＦＣｉ（ｉ）よりもＦＧ倍信号
１周期前にラッチされた値である。ＦＧ（ｉ）とＦＧ（
ｉ−１）の値の差の値３０１は、ＦＧ倍信号周期に相当
する。この値３０１と速度基準値との差をとった値３０
２が、速度誤差信号である。一方、位相誤差信号を得る
処理としては、３０３で示すＨ，ＳＷ倍信号立ち下りエ
ツジでラッチしたカウント値と、３０４で示す基準信号
の一周期の信号＜　２　ｖｓｙｎ。）の立ち上りエツジ
でラッチしたカウント値の差３０５を演算し、この３０
５の値から位相基準値を減じることにより、位相誤差信
号３０６を得る。

３０７で示すリミント処理は、第２図を用いて既に説明
した比例傾斜部２０７以外の、最大値もしくは最小値を
設定するための処理である。ミンクス比設定処理３０８
は、速度誤差信号３０２と位相誤差信号とを合成する時
のミックス量を設定する処理である。位相誤差信号３０
６は、速度誤差信号３０２を１とした時、数分の１から
数十分の１に圧縮された値３０９とされ、速度誤差信号
３０２と合成されて信号３１０となる。この信号３１０
は、例えば比例積分フィルタ等のディジタルフィルタ処
理３１１を経て、処理３１２にてＤ／Ａ変換回路に出力
される。

次に、第３図を用いて説明した信号処理を実現するため
の、マイコンによる具体的な処理手順について、第４図
から第８図を用いて説明する。

第４図は電源投入後に起動されるメイン処理のルーチン
を示すフローチャートである。同図において、処理４０
１は各ＲＡＭの値を零に設定する等の処理を行なう、初
期値設定用の処理である。

処理４０１ではＨ，ＳＷ倍信号レベルがＨｉｇｈレベル
であるか否かを判断し、Ｈｉｇｈレベルでなければ時間
待ちをし、Ｈ４ｇｈレベルであれば４０２で示す処理１
を実行する。また、処理４０３では、Ｈ，ＳＷ倍信号レ
ベルがＬｏｗレベルであるか否かを判断し、Ｌｏｗレベ
ルでなければ時間待ちをし、Ｌｏｗレベルであれば４０
４で示す処理２を実行する。処理２を実行した後は再び
処理４０１を実行する。４０２及び４０４で示す処理１
及び処理２は、例えば、システムコントロール回路から
送信されるシリアルデータを解読し、現在のモードが何
であるかなどを判断する処理を行なうが、本発明とは直
接関係がないためその詳細な説明は省略する。第４図に
示・すメイン処理ルーチンを実行している時、第１図で
説明したＬ　ｒｑ１〜１ｒｑ４の各別込み信号が発生す
れば、適宜各別込み処理を行なう。

なお、以降の各処理において、に）で囲んだ記号は各Ｒ
ＡＭの名称を示す。例えば（ＦＧＮ）の意味は、（ＦＧ
Ｎ）で示されるＲＡＭを意味するが、以降は（ＦＧＮ）
で同様の意味をもつものとして説明する。

第５図はｉｒｑ１の割込みが発生した時に実行される処
理であり、速度誤差信号を得るための処理である。同図
において、処理５０１では１ｒｑ１の割込みが発生した
時点におけるカウンタ回路１０７のカウント値を、（Ｆ
ＧＮ）に転送する処理である。

処理５０２では、ＦＧ倍信号１周期前の１ｒｑ１の割込
み信号発生時に（ＦＧＯ）に格納されたカウント値を、
（ＦＧＮ）のカウント値から減じ、（ＷＫｌ）に格納す
る処理である。処理５０３では、（ＷＫｌ）の値から速
度基準値を減じた値、すなわち、速度誤差信号を、（Ｓ
ＰＤ）に格納する処理である。この処理により、第３図
３０２で示す値が（ＳＰＤ）に格納されたことになる。

処理６０４は、次のｉｒｑ　１の割込み時の演算に備え
、（ＦＧＮ）Ｋ格納されている現在のカウント値を（Ｆ
ＧＯ）に格納する処理である。この（ＦＧＯ）の値は、
次の１ｒｑ１の割込み発生時に、処理５０２において用
いられる。

第６図に示す各処理は、１ｒｑ２の割込みが発生した時
に実行される処理である。同図において、処理６０１は
（ＣＴＶ）の値を１だけ増加させる処理である。（ＣＴ
Ｖ）は入力される基準信号を丁に分周するために必要な
ＲＡＭである。処理６０２では、（ＣＴＶ）の値が２よ
りも小さいか否かを判別し、小さければ１ｒｑ２の処理
を終える。大きければ処理６０３，６０４を実行し、処
理６０６において（ＣＴＶ）の値を零にし、１ｒｑ２の
処理を終える。このような処理を行なうことによって、
処理６０３．　６０４及び６０６は、１ｒｑ２の割込み
が発生する２回に１度の割合で実行される。すなわち、
基準信号をｉに分周したことと同じことになる。処理６
０３は、基準信号をｉに分周した周期毎に実行され、こ
の時のカウント値を（ＶＳ　）に格納する。この（ＶＳ
　）の値は、第３図で説明した３０４の値に相当する。

処理６０４は（ＣＴＴ）の値を（ＰＴＶ）に格納する処
理である。（ＣＴＴ）には第２図ａに示したｔ、　（ｌ
＝１．２，３．・・・・・・）の添字１の値が格納され
ている。（ＰＴＶ）の値はｉ　ｒｑ３の処理において、
第２図にｅに示す、最小レベル値の範囲２ｏ６．比例傾
斜部２ｏ７．最大レベル値の範囲２０８の各範囲を分離
するために用いられる。

第７図に示す各処理は、１ｒｑ３の割込みが発生した時
に実行される処理である。処理７０１でば（ＣＴＴ）の
値を１にセットする。つまり、第２図ａに示すｔｉ（ｌ
−１，２，３，・・・・・・）の値を、ＨＪＷ信号すの
立下りエツジのタイミングでｔｌ　にリセットする処理
である。処理７０２は、この時のカウンタ回路１０７の
出力値を（Ｈ９）に格納する処理である。処理７０３は
（Ｈ８）の値から第６図６０３の処理で説明した（ＶＳ
　）の値を減じ、（ＷＫ２）に格納する処理である。処
理７０４では、（ＷＫ２）の値から位相基準値を減じた
値を（ＰＨＥ）に格納する。これらの処理により、（Ｐ
ＨＥ）には第２図２０４で示した位相誤差信号の値が格
納される。

処理７０５は、（ＰＴＶ）の値が９より大きいか否かを
判断する処理であり、大きければ処理７０６により（Ｐ
ＨＥ）に位相誤差信号の最大量を格納する。（ＰＴＶ）
が９よりも小さいか等しければ処理７０７を実行する。

処理７ｏ７では、（ＰＴＶ）　の値が７よりも小さいか
否かを判断し、小さければ処理７０８により、（ＰＨＥ
）に位相誤差信号の最小値を格納する。（ＰＴＶ）が７
よりも大きければ、（ＰＨＥ）の値は処理７０４で設定
された値になる。

つまり、処理７０６から７０８に至る各処理知おいて、
第２図に示す２０６，２０７，２０８の各領域における
位相誤差出力を設定したことになる。

処理７０９では、位相誤差信号（ＰＨＥ）を、ミックス
比で除して再び（ＰＨＥ）に格納し、速度誤差信号とミ
ックスする実際の位相誤差信号とする処理である・。

第８図に承す各処理は、１ｒｑ４の割込みが発生した時
に実行される処理である。処理８０１は（ＣＴＴ）の値
を＋１する処理である。すなわち、ｔｉ　で示すｌの値
を＋１する処理である。処理８０２は、１ｒｑｆの処理
５０３で得た（ＳＰＤ）の値と、１ｒｑ３の処理で得た
（ＰＨＥ）との値を合成する処理、すなわち速度誤差信
号（ＳＰＤ）と位相誤差信号（ＰＲＥ）との各位を合成
し、合成値を（ＳＰＤ）に格納する処理である。処理８
０３は、制御系として必要なフィルタ一部の演算を行な
う処理であるが、この演算は本発明の主たる目的ではな
いため詳細な説明は省略する。処理８０４は速度誤差信
号とを合成し、Ｄ／Ａ変換回路に出力する処理である。

発明の効果以上の説明で明らかなように、本発明によれば、速度誤
差信号と位相誤差信号とをＤ／Ａ変換する前に合成し、
基準信号と被制御信号との位相差が一定範囲外にある時
には、比例傾斜部の最大値よりも大きく、または最小値
よりも小さな値を設定することにより、過渡時における
位相の引込み時間を短縮することができる効果を有する
。

【図面の簡単な説明】

第１図は本発明の実施例を示す構成図、第２図は第１図
の各部の波形と第１図の処理内容を説明するための補足
図、第３図は信号処理の流れ図、第４図はメイン処理ル
ーチンを示すフローチャート、第６図は速度誤差信号を
得る処理手順を示すフローチャート、第６図は基準信号
の下の周期でカウント値を保持する処理手順を示すフロ
ーチャート、第７図は位相誤差信号を得る処理手順を示
すフローチャート、８８図はタイマ割込み処理時に実行
される各処理を示すフローチャート、第９図は従来の方
式による位相誤差信号の変化量と、本発明による位相誤
差信号の変化量とを示す比較図、第１０図は第１２図の
各部の波形図、第１１図は従来の速度及び位相制御回路
のシステム図、第１２図は従来の位相比較回路のブロッ
ク図である。１０４〜１０６・・・・・・インプットキャプチャレジ
スタ、１１４・・・・・・割込み処理回路、ＳＰＤ・・
・・・・速度誤差信号の値を格納するＲＡＭ、ＣＴＴ・
・・・・・タイマ割込みの回数を記憶するＲＡＭ、ＰＴ
Ｖ・・・・・・基準信号がｉ周期毎に入力された時点で
のタイマ割込みの回数値を記憶するＲＡＭ、ＰＨＥ・・
・・・・位相誤差信号の値を格納するＲＡＭ。代理人の氏名　弁理士　中　尾　敏　男　ほか１名第　
１　図第２図第３図第・１図第５図第７図第８図第９図第１０図ｔｎ＞　Ｈ５Ｗ

Claims

【特許請求の範囲】

（１）速度誤差信号をディジタル信号で得る手段と、位
相誤差信号をディジタル信号で得る手段と、前記速度誤
差信号と位相誤差信号とを合成した信号で制御対象を駆
動する制御回路において、前記位相誤差信号を得る手段
として、位相基準信号と被制御信号との位相差が一定の
位相差範囲内にある時には、位相誤差信号の量が前記位
相差に比例して変化するように構成し、前記位相差が一
定の位相差範囲外にあり、かつ、位相のずれ方向が、前
記比例して変化する位相誤差信号の最大値以上のずれ方
向である時には、前記最大値よりも大きな位相誤差信号
量を設定し、また、位相のずれ方向が前記比例して変化
する位相誤差信号の最小値以下のずれ方向である時には
、前記最小値よりも小さな位相誤差信号量を設定するこ
とを特徴とした位相比較回路。
（２）位相基準信号と被制御信号との位相差が、一定の
位相差範囲外にある時に出力する位相誤差信号量を、こ
の位相誤差信号量を与えた時に一定周期毎に変化する位
相差の量が、位相誤差信号が位相差に応じて比例して出
力される最小値から最大値までの位相差の量よりも少な
い量になるように設定したことを特徴とする特許請求の
範囲第１項に記載の位相比較回路。