JPH0763221B2 - 電力変換器のゲ−トパルス発生方式 - Google Patents
電力変換器のゲ−トパルス発生方式Info
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- JPH0763221B2 JPH0763221B2 JP17084784A JP17084784A JPH0763221B2 JP H0763221 B2 JPH0763221 B2 JP H0763221B2 JP 17084784 A JP17084784 A JP 17084784A JP 17084784 A JP17084784 A JP 17084784A JP H0763221 B2 JPH0763221 B2 JP H0763221B2
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- H02M7/02—Conversion of ac power input into dc power output without possibility of reversal
- H02M7/04—Conversion of ac power input into dc power output without possibility of reversal by static converters
- H02M7/12—Conversion of ac power input into dc power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/145—Conversion of ac power input into dc power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、静止形電力変換器のデイジタル制御装置に係
わり、特に位相制御のためのゲートパルス発生方式に関
する。
わり、特に位相制御のためのゲートパルス発生方式に関
する。
従来の技術 近年、サイリスタ変換器等による電動機の可変速装置
は、マイクロコンピユータを制御中枢部とするデイジタ
ル制御（DDC）が急速に進み、旧来のアナログ制御に較
べて高速，高精度，調整不要化さらにはドリフトレス化
が実現されている。例えば、サイリスタレオナードの順
変換部，電流形インバータの順変換部，サイリスタモー
タ（CLモータ）の順変換部，一次電圧制御装置などのコ
ンバータはその位相制御に旧来のアナログ位相器に代え
てマイクロコンピユータにより点孤位相を演算処理で求
めるものがある。例えば、特開昭58−207867号公報、松
田ほか「サイリスタ変換器デイジタル制御用ゲートパル
ス発生方式」昭和57年電気学会全国大会論文集、神山ほ
か「直流電動機の全デイジタル制御」日立評論VOL61No.
10（1979年10月）、泉ほか「DDCによるサイリスタレオ
ナードの制御」富士時報VOL54No.10（1981年10月）があ
る。
は、マイクロコンピユータを制御中枢部とするデイジタ
ル制御（DDC）が急速に進み、旧来のアナログ制御に較
べて高速，高精度，調整不要化さらにはドリフトレス化
が実現されている。例えば、サイリスタレオナードの順
変換部，電流形インバータの順変換部，サイリスタモー
タ（CLモータ）の順変換部，一次電圧制御装置などのコ
ンバータはその位相制御に旧来のアナログ位相器に代え
てマイクロコンピユータにより点孤位相を演算処理で求
めるものがある。例えば、特開昭58−207867号公報、松
田ほか「サイリスタ変換器デイジタル制御用ゲートパル
ス発生方式」昭和57年電気学会全国大会論文集、神山ほ
か「直流電動機の全デイジタル制御」日立評論VOL61No.
10（1979年10月）、泉ほか「DDCによるサイリスタレオ
ナードの制御」富士時報VOL54No.10（1981年10月）があ
る。
発明が解決しようとする問題点 従来の位相制御は、旧来のアナログ位相器の信号処理方
法を基本にしたものが殆んどであり、CPUによる制御角
の演算及び演算結果をプログラマブルカウンタを使つて
ゲートパルスの発生など多くのカウンタを必要とするし
演算も複雑になり、DDC化を図るもそのハードウエア構
成，ソフトウエア処理が複雑高価になる問題があつた。
法を基本にしたものが殆んどであり、CPUによる制御角
の演算及び演算結果をプログラマブルカウンタを使つて
ゲートパルスの発生など多くのカウンタを必要とするし
演算も複雑になり、DDC化を図るもそのハードウエア構
成，ソフトウエア処理が複雑高価になる問題があつた。
問題点を解決するための手段と作用 本発明は、同期信号に対応して出力すべきゲートパルス
パターンをROMテーブルとして用意しておき、同期信号
から各相クロス点のタイミングパルスを割込信号として
CPUに割込みを発生させ、CPUは割込みの都度位相制御角
を演算して１つのカウンタに与えて該カウンタにより該
制御角に相当するタイミング信号を発生させ、さらにCP
Uは次回のパターンデータを第１のラツチ回路にラツチ
させかつその次のパターンデータを第２のラツチ回路に
ラツチさせ、第１のラツチ回路のパターンデータは前記
カウンタのタイミング信号発生までの期間ゲートパルス
として出力し、第２のラツチ回路のパターンデータは前
記カウンタのタイミング信号発生から次の割込信号まで
の期間ゲートパルスとして出力し、両ラツチ回路の出力
論理和をゲートパルスとすることを特徴とする。
パターンをROMテーブルとして用意しておき、同期信号
から各相クロス点のタイミングパルスを割込信号として
CPUに割込みを発生させ、CPUは割込みの都度位相制御角
を演算して１つのカウンタに与えて該カウンタにより該
制御角に相当するタイミング信号を発生させ、さらにCP
Uは次回のパターンデータを第１のラツチ回路にラツチ
させかつその次のパターンデータを第２のラツチ回路に
ラツチさせ、第１のラツチ回路のパターンデータは前記
カウンタのタイミング信号発生までの期間ゲートパルス
として出力し、第２のラツチ回路のパターンデータは前
記カウンタのタイミング信号発生から次の割込信号まで
の期間ゲートパルスとして出力し、両ラツチ回路の出力
論理和をゲートパルスとすることを特徴とする。
実施例 第１図（Ａ）は本発明の一実施例を示すサイリスタレオ
ナードの全体構成図であり、第１図（Ｂ）は第１図
（Ａ）におけるゲート制御回路及びI/ポートの構成図
を示す。第１図（Ａ）において、３相交流電源１の交流
電力はサイリスタ順変換器２の点孤位相制御で電圧制御
された直流電力に変換され、この直流電力は直流リアク
トル３を通して直流電動機４に供給して該電動機４が速
度制御される。この主回路に対して、制御回路はマイク
ロコンピユータを制御中枢部として以下に説明する構成
にされる。
ナードの全体構成図であり、第１図（Ｂ）は第１図
（Ａ）におけるゲート制御回路及びI/ポートの構成図
を示す。第１図（Ａ）において、３相交流電源１の交流
電力はサイリスタ順変換器２の点孤位相制御で電圧制御
された直流電力に変換され、この直流電力は直流リアク
トル３を通して直流電動機４に供給して該電動機４が速
度制御される。この主回路に対して、制御回路はマイク
ロコンピユータを制御中枢部として以下に説明する構成
にされる。
主回路の状態検出要素として、順変換器２の交流電流検
出のための変流器５と整流回路６が設けられ、この検出
信号は電流制御系マイナループの電流検出信号にされ
る。パルスピツクアツプ７は電動機４の速度をそれに比
例したパルス数として検出する。順変換器２の位相制御
基準タイミング検出要素として、順変換器２の交流電圧
を検出する同期トランス８と、その出力から基本周波数
の３相電圧信号を得るアクテイブフイルタ９と、この電
圧信号から各相同期パルスを得る零クロスコンパレータ
10が設けられる。
出のための変流器５と整流回路６が設けられ、この検出
信号は電流制御系マイナループの電流検出信号にされ
る。パルスピツクアツプ７は電動機４の速度をそれに比
例したパルス数として検出する。順変換器２の位相制御
基準タイミング検出要素として、順変換器２の交流電圧
を検出する同期トランス８と、その出力から基本周波数
の３相電圧信号を得るアクテイブフイルタ９と、この電
圧信号から各相同期パルスを得る零クロスコンパレータ
10が設けられる。
制御装置本体は、CPU11と、制御用ROM12と、デイジタル
位相制御用のROMテーブル13,I/ポート14及びゲート制
御回路15と、パルスピツクアツプ７のパルスを一定時間
単位で計数するカウンタ構成の速度検出回路16と、電流
検出信号IAC及びアナログ速度設定信号Nsに比例したデ
イジタル信号に変換するA/D変換器17と、運転操作シー
ケンス信号の取込みや運転状態表示出力のためのシーケ
ンスインターフエース18とその操作入出力卓19とを具え
る。
位相制御用のROMテーブル13,I/ポート14及びゲート制
御回路15と、パルスピツクアツプ７のパルスを一定時間
単位で計数するカウンタ構成の速度検出回路16と、電流
検出信号IAC及びアナログ速度設定信号Nsに比例したデ
イジタル信号に変換するA/D変換器17と、運転操作シー
ケンス信号の取込みや運転状態表示出力のためのシーケ
ンスインターフエース18とその操作入出力卓19とを具え
る。
こうした制御装置本体において、各部はバス20によつて
結合され、ゲート制御回路15及びI/ポート14は第１図
（Ｂ）に示す構成にされ、ROMテーブル13にはゲートパ
ルスパターンが格納されて該パターンに従つてCPU11の
制御のもとにゲート制御回路15から各相ゲートパルスが
取出される。以下、ゲートパルス発生態様を詳細に説明
する。
結合され、ゲート制御回路15及びI/ポート14は第１図
（Ｂ）に示す構成にされ、ROMテーブル13にはゲートパ
ルスパターンが格納されて該パターンに従つてCPU11の
制御のもとにゲート制御回路15から各相ゲートパルスが
取出される。以下、ゲートパルス発生態様を詳細に説明
する。
第１図（Ｂ）において、同期信号U,V,Wは第２図に示す
ように、電源１の相電圧eu，ev，ewのクロス点に同期し
た電気角180度幅のパルスとして与えられる。I/ポー
ト14は同期信号U,V,Wからアンドゲート21〜23,オアゲー
ト24,遅延回路25及び排他的論理和回路（Ex−OR）26に
よつて基本周波数Ｆの６倍周波数でクロス点に同期した
パルス6Fを得ると共に、ステータスリード用バツフア27
に同期信号U,V,Wの状態を取込む。パルス6FはCPU11への
割込み信号INTR0にされると共にゲート制御回路15の各
部のイネーブル信号にされる。
ように、電源１の相電圧eu，ev，ewのクロス点に同期し
た電気角180度幅のパルスとして与えられる。I/ポー
ト14は同期信号U,V,Wからアンドゲート21〜23,オアゲー
ト24,遅延回路25及び排他的論理和回路（Ex−OR）26に
よつて基本周波数Ｆの６倍周波数でクロス点に同期した
パルス6Fを得ると共に、ステータスリード用バツフア27
に同期信号U,V,Wの状態を取込む。パルス6FはCPU11への
割込み信号INTR0にされると共にゲート制御回路15の各
部のイネーブル信号にされる。
ROMテーブル13は、相電圧の60度毎のクロス期間に対応
づけて下記表のような６種類のパターン♯１〜♯６が書
込まれている。
づけて下記表のような６種類のパターン♯１〜♯６が書
込まれている。
この表に示すように、ゲートパターン♯１〜♯６は同期
信号U,V,Wに対応して順変換器２の各サイリスタU,V,W,
X,Y,Zのうち点弧すべきサイリスタを決定する。このゲ
ートパターン♯１〜♯６の読出しはI/ポート14からの
割込み信号INTR0の都度CPU11がバツフア27の内容を読取
つた結果として選択される。このパターン♯１〜♯６の
うち読出されたパターンデータはゲート制御回路15のラ
ツチ回路31,32にラツチされる。
信号U,V,Wに対応して順変換器２の各サイリスタU,V,W,
X,Y,Zのうち点弧すべきサイリスタを決定する。このゲ
ートパターン♯１〜♯６の読出しはI/ポート14からの
割込み信号INTR0の都度CPU11がバツフア27の内容を読取
つた結果として選択される。このパターン♯１〜♯６の
うち読出されたパターンデータはゲート制御回路15のラ
ツチ回路31,32にラツチされる。
ゲート制御回路15には、１つのカウンタ（♯０）33が設
けられる。このカウンタ33は、カウントレジスタとカウ
ンタ回路を有するプログラマブルタイマ（例えばINTEL
8253）にされ、CPU11が演算した位相制御角αに相当す
るデータがカウントレジスタに書込まれ、割込信号INTR
0のタイミングでカウントレジスタの内容（α）をカウ
ンタ回路にプリセツトし、カウンタ回路がクロックを計
数することでデータαに相当する時間Ｔαだけ遅れた位
相制御タイミング信号を発生する。
けられる。このカウンタ33は、カウントレジスタとカウ
ンタ回路を有するプログラマブルタイマ（例えばINTEL
8253）にされ、CPU11が演算した位相制御角αに相当す
るデータがカウントレジスタに書込まれ、割込信号INTR
0のタイミングでカウントレジスタの内容（α）をカウ
ンタ回路にプリセツトし、カウンタ回路がクロックを計
数することでデータαに相当する時間Ｔαだけ遅れた位
相制御タイミング信号を発生する。
CPU11は、第２図に示すように、割込信号INTR0で電流制
御演算と位相制御角αの演算を行い、次回の位相制御角
データαをカウンタ33に書込んだ後、次のゲートパルス
パターン♯１〜♯６をラッチ回路31と32に書込む。
御演算と位相制御角αの演算を行い、次回の位相制御角
データαをカウンタ33に書込んだ後、次のゲートパルス
パターン♯１〜♯６をラッチ回路31と32に書込む。
この書込みは、ラッチ回路31に書き込まれるゲートパル
スパターン（例えば♯６）に対し、ラッチ回路32に書き
込まれるゲートパルスパターンは次のパターン（例えば
♯１）になる。
スパターン（例えば♯６）に対し、ラッチ回路32に書き
込まれるゲートパルスパターンは次のパターン（例えば
♯１）になる。
このラッチ回路31、32へのパターンデータ書込みに際
し、ラッチ回路32に前回にラッチされたパターンデータ
MD0は、信号6Fをラッチタイミングとするラッチ回路34
に割込信号INTR0と同じタイミングで既にラッチ（移
送）されている。
し、ラッチ回路32に前回にラッチされたパターンデータ
MD0は、信号6Fをラッチタイミングとするラッチ回路34
に割込信号INTR0と同じタイミングで既にラッチ（移
送）されている。
同様に、ラッチ回路31に前回にラッチされたパターンデ
ータSD0は信号6Fをラッチタイミングとするラッチ回路3
5に割込信号INTR0と同じタイミングで殊にラッチ（移
送）されている。同時に、ラッチ回路36はリセットされ
ている。
ータSD0は信号6Fをラッチタイミングとするラッチ回路3
5に割込信号INTR0と同じタイミングで殊にラッチ（移
送）されている。同時に、ラッチ回路36はリセットされ
ている。
従って、割込信号INTR0のタイミングでラッチ回路31、3
2にラッチされていたデータがラッチ回路35、34にラッ
チされ、この直後に次回のデータがラッチ回路31、32に
書込まれる。
2にラッチされていたデータがラッチ回路35、34にラッ
チされ、この直後に次回のデータがラッチ回路31、32に
書込まれる。
カウンタ回路33のタイムアップ信号Ｔαのタイミングで
はラッチ回路34の出力MD1がラッチ回路36にラッチされ
ると共に、ラッチ回路35のリセット（CLR）がなされ
る。
はラッチ回路34の出力MD1がラッチ回路36にラッチされ
ると共に、ラッチ回路35のリセット（CLR）がなされ
る。
従って、タイムアップ信号Ｔαが発生するまではラッチ
回路35が信号6FでラッチしたパターンデータSD1を発生
し、タイムアップ信号Ｔαが発生したときはラッチ回路
36が信号6FでラッチしたパターンデータMD2を発生す
る。
回路35が信号6FでラッチしたパターンデータSD1を発生
し、タイムアップ信号Ｔαが発生したときはラッチ回路
36が信号6FでラッチしたパターンデータMD2を発生す
る。
ラッチ回路35及び36の出力SD1、MD2は、それぞれオープ
ンコレクタバッファ37、38を通してその出力側で同期信
号の前後のデータ合成のためにワイアードオアによる論
理和が取られる。
ンコレクタバッファ37、38を通してその出力側で同期信
号の前後のデータ合成のためにワイアードオアによる論
理和が取られる。
この論理和信号は、バッファ39を経て各相ゲート信号G
U,GV,GW,GX,GY,GZのゲートドライバ40で電力増幅されて
順変換器（第１図（Ａ）の２）の各サイリスタのドライ
ブ信号にされる。
U,GV,GW,GX,GY,GZのゲートドライバ40で電力増幅されて
順変換器（第１図（Ａ）の２）の各サイリスタのドライ
ブ信号にされる。
第３図は制御角α一定のときのタイムチヤートを示す。
同期信号6Fになる割込信号INTR0の立上り（時刻t1）でC
PU11は割込処理に入り、この処理は電流演算とα演算を
行なつた後で次回の制御角αデータtn（図中ではｎ＝
２）はカウンタ33に書込む。そして、ラツチ回路32には
ROMテーブル13から読出した次回に出力すべきゲートパ
ルスパターンデータ（図中では♯２のデータ）を書込
み、ラツチ回路31にはその前に出力すべきゲートパルス
パターンデータ（♯１のデータ）を書込む。
同期信号6Fになる割込信号INTR0の立上り（時刻t1）でC
PU11は割込処理に入り、この処理は電流演算とα演算を
行なつた後で次回の制御角αデータtn（図中ではｎ＝
２）はカウンタ33に書込む。そして、ラツチ回路32には
ROMテーブル13から読出した次回に出力すべきゲートパ
ルスパターンデータ（図中では♯２のデータ）を書込
み、ラツチ回路31にはその前に出力すべきゲートパルス
パターンデータ（♯１のデータ）を書込む。
INTR0の立上りでカウントを開始していたカウンタ33
は、そのカウントアツプパルスＴα（時刻t2）によりラ
ツチ回路35の内容（図中ではINTR0の立下りでラツチさ
れているパターン♯６）がクリアされ、パルスＴαの立
上り（時刻t3）でラツチ回路34の出力MD1がラツチ回路3
6にラツチされる。これによりラツチ回路36の出力MD2
（パターン♯１）がそれまでのラツチ回路35の出力SD1
になるゲートパターン♯６に代つてパターン♯１による
ゲートデータに切換えられる。
は、そのカウントアツプパルスＴα（時刻t2）によりラ
ツチ回路35の内容（図中ではINTR0の立下りでラツチさ
れているパターン♯６）がクリアされ、パルスＴαの立
上り（時刻t3）でラツチ回路34の出力MD1がラツチ回路3
6にラツチされる。これによりラツチ回路36の出力MD2
（パターン♯１）がそれまでのラツチ回路35の出力SD1
になるゲートパターン♯６に代つてパターン♯１による
ゲートデータに切換えられる。
カウンタ33のカウントアツプ出力によりゲート出力が変
化し、順変換器２のサイリスタの転流がパターン♯１に
従つて行なわれる。
化し、順変換器２のサイリスタの転流がパターン♯１に
従つて行なわれる。
次に割込信号INTR0の立上り（時刻t4）ではラツチ回路3
6をクリアしてそれまでゲート出力していたデータMD2を
消し、また前回にカウントレジスタにセツトしていたカ
ウンタ33のデータT2に対する計数を開始させる。また、
割込信号INTR0の割込みでCPU11が電流演算とα演算を行
なつてその結果データT3をカウンタ33のカウンタレジス
タに書込んでおく。
6をクリアしてそれまでゲート出力していたデータMD2を
消し、また前回にカウントレジスタにセツトしていたカ
ウンタ33のデータT2に対する計数を開始させる。また、
割込信号INTR0の割込みでCPU11が電流演算とα演算を行
なつてその結果データT3をカウンタ33のカウンタレジス
タに書込んでおく。
また、割込信号INTR0の立下り（時刻t5）では、ラツチ
回路31の出力SD0をラツチ回路35にラツチし、この出力S
D1（パターン♯１）をゲートパルスとして出力する。同
時にラツチ回路32の出力MD0（パターン♯２）をラツチ
回路34にラツチし、カウンタ33のカウントアツプ時のデ
ータとして用意する。
回路31の出力SD0をラツチ回路35にラツチし、この出力S
D1（パターン♯１）をゲートパルスとして出力する。同
時にラツチ回路32の出力MD0（パターン♯２）をラツチ
回路34にラツチし、カウンタ33のカウントアツプ時のデ
ータとして用意する。
こうした動作の繰返しにより制御角αを持つゲートパル
ス（第３図のGD）がドライバ40から出力される。また、
制御角αが０°〜60°,60°〜120°,120°〜180°の各
区間内で変化する場合はゲートデータ（MD0,SD0）と同
期信号データの関係を次の第２表のようにシフトする。
また、各60°区間内の転流タイミングはカウンタ33のカ
ウント値データにより調整される。
ス（第３図のGD）がドライバ40から出力される。また、
制御角αが０°〜60°,60°〜120°,120°〜180°の各
区間内で変化する場合はゲートデータ（MD0,SD0）と同
期信号データの関係を次の第２表のようにシフトする。
また、各60°区間内の転流タイミングはカウンタ33のカ
ウント値データにより調整される。
第４図は制御角αが60°の境界を越えてしぼられるとき
のタイムチヤートを示す。割込信号INTR0による電流演
算と制御角αの演算に該制御角αが60°以上と判定され
たとき（期間Ｂ）、ラツチ回路32にセツトするデータは
前回値と同一のものとし、ラツチ回路31と同じデータに
される。即ち、次の60°区間は転流を行なわないように
同じゲートパルスデータにする。
のタイムチヤートを示す。割込信号INTR0による電流演
算と制御角αの演算に該制御角αが60°以上と判定され
たとき（期間Ｂ）、ラツチ回路32にセツトするデータは
前回値と同一のものとし、ラツチ回路31と同じデータに
される。即ち、次の60°区間は転流を行なわないように
同じゲートパルスデータにする。
そして、次の割込信号INTR0ではα−60°データをカウ
ンタ33にセツトし、制御角αの演算が60°以上（120°
以内）のままならカウンタ33の値をα−60°にセツトし
つづけ、60°≦α＜120°の間で制御角αに従つたタイ
ミングで転流制御する。Vdは順変換器２の出力電圧を示
す。
ンタ33にセツトし、制御角αの演算が60°以上（120°
以内）のままならカウンタ33の値をα−60°にセツトし
つづけ、60°≦α＜120°の間で制御角αに従つたタイ
ミングで転流制御する。Vdは順変換器２の出力電圧を示
す。
このような０°＜α＜60°の区間から60°≦α＜120°
の区間にゲート位相が変化するときの処理は、60°≦α
＜120°区間から120°≦α＜180°区間への変化にも同
様に行なわれる。
の区間にゲート位相が変化するときの処理は、60°≦α
＜120°区間から120°≦α＜180°区間への変化にも同
様に行なわれる。
第５図は制御角αが60°の境界を越えて進むときのタイ
ムチヤートを示す。割込信号INTR0による制御角αの演
算で60°≦α＜120°と判定されたとき（期間Ａ）、第
４図の期間Ｂと同様の処理を行なう。次に、制御角αが
０°≦α＜60°と判定されたとき（期間Ｂ）、ラツチ回
路32にはそれまで順次セツトしてきた順序を１つ飛び越
したパターンデータ（図中では♯３）をセツトし、次の
同期信号（期間Ｃ）からはカウンタ33のカウントアツプ
までのデータ♯２（３−１）をラツチ回路31にセツトす
る。このような処理によりα＝60°の境界を飛び越して
０°≦α＜60°の領域での制御に移ることができる。
ムチヤートを示す。割込信号INTR0による制御角αの演
算で60°≦α＜120°と判定されたとき（期間Ａ）、第
４図の期間Ｂと同様の処理を行なう。次に、制御角αが
０°≦α＜60°と判定されたとき（期間Ｂ）、ラツチ回
路32にはそれまで順次セツトしてきた順序を１つ飛び越
したパターンデータ（図中では♯３）をセツトし、次の
同期信号（期間Ｃ）からはカウンタ33のカウントアツプ
までのデータ♯２（３−１）をラツチ回路31にセツトす
る。このような処理によりα＝60°の境界を飛び越して
０°≦α＜60°の領域での制御に移ることができる。
このような60°≦α＜120°区間から０°≦α＜60°区
間へのゲート位相の進み処理は、120゜≦α＜180°区間
から60°≦α＜120°区間への処理も同様に行なわれ
る。
間へのゲート位相の進み処理は、120゜≦α＜180°区間
から60°≦α＜120°区間への処理も同様に行なわれ
る。
第２図には制御角αが０°から120°までしぼられると
きのゲート信号，直流電圧，カウンタ33の出力期間を示
す。
きのゲート信号，直流電圧，カウンタ33の出力期間を示
す。
発明の効果 本発明によれば、３相同期信号入力に対応して出力すべ
きゲートパルスパターンをROMテーブルデータとして確
保して該データをラツチ回路にラツチしておき、このラ
ツチ信号を１つのカウンタの制御角αを従つた計数値で
出力ラツチ回路に移してゲートパルスを発生させるた
め、位相器用のタイマ（カウンタ）を１つにした構成で
しかもゲートパターン発生のためのソフトウエアが簡単
になる効果がある。
きゲートパルスパターンをROMテーブルデータとして確
保して該データをラツチ回路にラツチしておき、このラ
ツチ信号を１つのカウンタの制御角αを従つた計数値で
出力ラツチ回路に移してゲートパルスを発生させるた
め、位相器用のタイマ（カウンタ）を１つにした構成で
しかもゲートパターン発生のためのソフトウエアが簡単
になる効果がある。
第１図（Ａ）は本発明の一実施例を示す全体構成図、第
１図（Ｂ）は第１図（Ａ）におけるゲート制御回路とI/
ポート14の回路図、第２図は本発明における制御角α
のしぼり時タイムチヤート、第３図，第４図，第５図は
本発明における制御角αの一定制御と60°を境界とする
変化時のタイムチヤートである。 ２…順変換器、４…直流電動機、６…整流回路、７…パ
ルスピツクアツプ、９…フイルタ、10…コンパレータ、
11…CPU、12…ROM、13…ROMテーブル、14…I/ポー
ト、15…ゲート制御回路、16…速度検出回路、17…A/D
変換器、27…ステータスリード用バツフア、31,32,34,3
5,36…ラツチ回路、33…カウンタ、37,38…オープンコ
レクタバツフア、39…バツフア、40…ゲートドライバ。
１図（Ｂ）は第１図（Ａ）におけるゲート制御回路とI/
ポート14の回路図、第２図は本発明における制御角α
のしぼり時タイムチヤート、第３図，第４図，第５図は
本発明における制御角αの一定制御と60°を境界とする
変化時のタイムチヤートである。 ２…順変換器、４…直流電動機、６…整流回路、７…パ
ルスピツクアツプ、９…フイルタ、10…コンパレータ、
11…CPU、12…ROM、13…ROMテーブル、14…I/ポー
ト、15…ゲート制御回路、16…速度検出回路、17…A/D
変換器、27…ステータスリード用バツフア、31,32,34,3
5,36…ラツチ回路、33…カウンタ、37,38…オープンコ
レクタバツフア、39…バツフア、40…ゲートドライバ。
Claims (1)
- 【請求項１】電力変換器の交流電源に同期した同期信号
から電源電圧の基本周波数Ｆの６倍周波数で相電圧のク
ロス点に同期したタイミングパルスを得る手段（14）
と、 前記同期信号に対応して前記電力変換器の各相スイッチ
のゲートパルスパターンデータを書込んだROMテーブル
（13）と、 位相制御角に相当するデータがカウントレジスタにセッ
トされ、前記タイミングパルスが与えられたときに該カ
ウントレジスタのデータに一致するまでクロック計数し
て位相制御タイミング信号を得るカウンタ（33）と、 前記タイミングパルスのタイミングで前記同期信号に応
じた前記パターンデータがラッチされる第１のラッチ回
路（31）と、 前記タイミングパルスが与えられたときに前記第１のラ
ッチ回路のパターンデータがラッチされて該パターンデ
ータを出力し、かつ前記カウンタの位相制御タイミング
信号で該パターンデータ出力がクリヤされる第２のラッ
チ回路（35）と、 前記タイミングパルスのタイミングで前記第１のラッチ
回路にラッチされるパターンデータの次のパターンデー
タがラッチされる第３のラッチ回路（32）と、 前記タイミングパルスが与えられたときに前記第３のラ
ッチ回路のパターンデータがラッチされて該パターンデ
ータを出力する第４のラッチ回路（34）と、 前記カウンタの位相制御タイミング信号で前記第４のラ
ッチ回路のパターンデータがラッチされて該パターンデ
ータを出力し、かつ前記タイミングパルスが与えられた
ときに該パターンデータ出力がクリヤされる第５のラッ
チ回路（36）と、 前記第２と第５のラッチ回路の論理和出力で前記電力変
換器のゲートパルスを出力するゲートドライバ回路（3
7、38、39）と、 前記タイミングパルスを割込み信号として前記位相制御
角を演算して前記カウントレジスタにセットしておきか
つ前記同期信号に従って前記ROMテーブルから読出した
パターンデータを前記第１と第３のラッチ回路にラッチ
する処理手段（11）と、 を備えたことを特徴とする電力変換器のゲートパルス発
生方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17084784A JPH0763221B2 (ja) | 1984-08-16 | 1984-08-16 | 電力変換器のゲ−トパルス発生方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17084784A JPH0763221B2 (ja) | 1984-08-16 | 1984-08-16 | 電力変換器のゲ−トパルス発生方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6149665A JPS6149665A (ja) | 1986-03-11 |
| JPH0763221B2 true JPH0763221B2 (ja) | 1995-07-05 |
Family
ID=15912425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17084784A Expired - Fee Related JPH0763221B2 (ja) | 1984-08-16 | 1984-08-16 | 電力変換器のゲ−トパルス発生方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0763221B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19843106B4 (de) * | 1998-09-21 | 2005-08-18 | Ebm-Papst Mulfingen Gmbh & Co. Kg | System zur Drehzahlsteuerung von Wechselstrom-Motoren |
| WO2018216261A1 (ja) * | 2017-05-22 | 2018-11-29 | 三菱電機株式会社 | ゲートドライバおよびパワーモジュール |
-
1984
- 1984-08-16 JP JP17084784A patent/JPH0763221B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6149665A (ja) | 1986-03-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |