JPS6149665A - 電力変換器のゲ−トパルス発生方式 - Google Patents
電力変換器のゲ−トパルス発生方式Info
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- JPS6149665A JPS6149665A JP17084784A JP17084784A JPS6149665A JP S6149665 A JPS6149665 A JP S6149665A JP 17084784 A JP17084784 A JP 17084784A JP 17084784 A JP17084784 A JP 17084784A JP S6149665 A JPS6149665 A JP S6149665A
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- gate
- latch circuit
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/02—Conversion of ac power input into dc power output without possibility of reversal
- H02M7/04—Conversion of ac power input into dc power output without possibility of reversal by static converters
- H02M7/12—Conversion of ac power input into dc power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/145—Conversion of ac power input into dc power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means
- H02M7/155—Conversion of ac power input into dc power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means using semiconductor devices only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分計
本発明は、静止形成力変換器のディジタル制御装置ｋに
係わり、特に位相器−のためのゲートノクルス兆生方式
に関する。
係わり、特に位相器−のためのゲートノクルス兆生方式
に関する。
従来の技術
近年、サイリスタ変換器等による電動機の可変速装置は
、マイクロコンピュータ七制御中枢部とするディジタル
制御（ＤＤＣ）が急速に進み、旧来のアナログ制御に較
べて高速、高精度、調整不要化さらにはドリフトレス化
が実現さルているＯ例えば、サイリスタレオナードの順
変換品、電流形インバータの順変換邪、サイリスタモー
タ（ＣＬモータ）のＩＩＩＡ変換部、−矢電圧制御装置
などのコンバータにその位相制御に旧来のアナログ位相
器演算処理で求めるものがある。例えば、特開昭５８＋
２ ＋１７８６７号公報、扱口ほか「サイリスク変換
器ディジタル制御用ゲートパルス発生方式」昭和５７年
電気学会全国大会論文集、押出ほか「直流！動機の全デ
ィジタル制御」日立評論ＶＯＬ６１／Ｋｈ １０ （１
９７９年１０月）、泉ほかＩＴＤＤＣによるサイリスタ
レオナードの制御」富士時報ＶＯＬ５４黒１０（１９８
１年１０月）がある。
、マイクロコンピュータ七制御中枢部とするディジタル
制御（ＤＤＣ）が急速に進み、旧来のアナログ制御に較
べて高速、高精度、調整不要化さらにはドリフトレス化
が実現さルているＯ例えば、サイリスタレオナードの順
変換品、電流形インバータの順変換邪、サイリスタモー
タ（ＣＬモータ）のＩＩＩＡ変換部、−矢電圧制御装置
などのコンバータにその位相制御に旧来のアナログ位相
器演算処理で求めるものがある。例えば、特開昭５８＋
２ ＋１７８６７号公報、扱口ほか「サイリスク変換
器ディジタル制御用ゲートパルス発生方式」昭和５７年
電気学会全国大会論文集、押出ほか「直流！動機の全デ
ィジタル制御」日立評論ＶＯＬ６１／Ｋｈ １０ （１
９７９年１０月）、泉ほかＩＴＤＤＣによるサイリスタ
レオナードの制御」富士時報ＶＯＬ５４黒１０（１９８
１年１０月）がある。
発明が解決しようとする問題点
従来の位相制御に、旧来のアナログ位相器の信号処理方
法上基本にしたものが殆んどでｂり、ＣＰＵＫよる制御
角の演算及び演算結果をプログラマブルカウンタを便っ
てゲートパルスの発生など多くのカウンタを必要とする
し演算もａ雑になｊＯ１ＤＤＣ化を図るもそのハードウ
ェア構成、ソフトウェア処理が複雑高価になる問題があ
った。
法上基本にしたものが殆んどでｂり、ＣＰＵＫよる制御
角の演算及び演算結果をプログラマブルカウンタを便っ
てゲートパルスの発生など多くのカウンタを必要とする
し演算もａ雑になｊＯ１ＤＤＣ化を図るもそのハードウ
ェア構成、ソフトウェア処理が複雑高価になる問題があ
った。
問題点′ｆ：解決するための手段と作用本発明は、同期
１Ｊ号に対応して出力すべきゲートパにスパターン’ｉ
ＲＯＭテーブルとして用意しておき、同期信号から各相
クロス点のタイミングパルスを割込信号としてＣＰＵＩ
Ｃ割込み全発生させ、ＣＰＵは割込みの都度位相制御角
を演算して１つのカウンタに与えて該カウンタにより該
ｉＵ制御角に相当するタイミング信号上発生させ、さら
にＣＰＵは次回のパターンデータｆｆ１ｇ１のラッチ回
路にラッチさせかつその次のパターンデータを第２のラ
ッチ回路にラッチさせ、第１のラッチ回路のパターンデ
ータは前記カウンタのタイミング１言号発生までの期間
ゲートパルスとして出力し％第２のラッチ回路のパター
ンデータは前記カウンタのタイミング信号発生から次の
割込信号までの期間ゲートパルスとして出力し、両ラッ
チ回路の出力論理和上ゲートパルスとすることを特徴と
する。
１Ｊ号に対応して出力すべきゲートパにスパターン’ｉ
ＲＯＭテーブルとして用意しておき、同期信号から各相
クロス点のタイミングパルスを割込信号としてＣＰＵＩ
Ｃ割込み全発生させ、ＣＰＵは割込みの都度位相制御角
を演算して１つのカウンタに与えて該カウンタにより該
ｉＵ制御角に相当するタイミング信号上発生させ、さら
にＣＰＵは次回のパターンデータｆｆ１ｇ１のラッチ回
路にラッチさせかつその次のパターンデータを第２のラ
ッチ回路にラッチさせ、第１のラッチ回路のパターンデ
ータは前記カウンタのタイミング１言号発生までの期間
ゲートパルスとして出力し％第２のラッチ回路のパター
ンデータは前記カウンタのタイミング信号発生から次の
割込信号までの期間ゲートパルスとして出力し、両ラッ
チ回路の出力論理和上ゲートパルスとすることを特徴と
する。
実施例 −
第１図ム）は本発明の一突施例を示すサイリスタレオナ
ードの全体構底図であシ、４１図ｔＢｌは第１図ｆＡＩ
における′ゲート制御回路及び工／δボートのイＩＱ成
図を示す。第１図ＩＡＩにおいて、３相交流電源１の交
流電力はサイリスタ順変換器、２０点弧位相制御で電圧
ｔｆｌｌＪ御さｒ′Ｌ、次直流電力に変換さｎ、この直
流電力は直流リアクトル３ｆｔ通して直流電＠機４に供
給して該電Ａｌ１機４が速度別御される。この主回路に
対して、制御回路はマイクロコンピユー ゛り七割御
中枢部として以下に説明する溝底にさＣ主回路の状態検
出要素として、順変換器２の交流電流検出のための変流
器５と整流回路６が設けらｎｌ この検出信号は゛ぼ流
ｔｌｉ制御系制御系シイナルーズ検出４３号にさルる。
第１図ム）は本発明の一突施例を示すサイリスタレオナ
ードの全体構底図であシ、４１図ｔＢｌは第１図ｆＡＩ
における′ゲート制御回路及び工／δボートのイＩＱ成
図を示す。第１図ＩＡＩにおいて、３相交流電源１の交
流電力はサイリスタ順変換器、２０点弧位相制御で電圧
ｔｆｌｌＪ御さｒ′Ｌ、次直流電力に変換さｎ、この直
流電力は直流リアクトル３ｆｔ通して直流電＠機４に供
給して該電Ａｌ１機４が速度別御される。この主回路に
対して、制御回路はマイクロコンピユー ゛り七割御
中枢部として以下に説明する溝底にさＣ主回路の状態検
出要素として、順変換器２の交流電流検出のための変流
器５と整流回路６が設けらｎｌ この検出信号は゛ぼ流
ｔｌｉ制御系制御系シイナルーズ検出４３号にさルる。
パルスピックアップ７に電動ａ４の速度を七〇に比例し
比パルス数として検出する。順変換器２０位相制御基準
タイミング検出要素として、順変換器２の交流電流検出
する同期トランス８と、その出力から基本周波数の３和
室圧信号を得るアクティブフィルタ９と、この電圧信号
から各相同期パルスを得る零クロスコンパレータ１０が
設けらｎる。
比パルス数として検出する。順変換器２０位相制御基準
タイミング検出要素として、順変換器２の交流電流検出
する同期トランス８と、その出力から基本周波数の３和
室圧信号を得るアクティブフィルタ９と、この電圧信号
から各相同期パルスを得る零クロスコンパレータ１０が
設けらｎる。
制＠装置本体に、ＣＰＵＩＩと、制御用ＲＯＭ１２と、
ディジタル位相制御用のＲＯＭテーブルｌａ、Ｔ／δボ
ート１４及びゲート制御回路１５と、パルスピックアッ
プ７のパルス全一定時間単位で計数するカウンタ構成の
速度検出回路１６と、電流検出信号ＩＡＣ及びアナログ
速波設定信号Ｎｓに比例したディジタル信号に変換する
Ａ／Ｄ変換器１７と、運転操作シーケンスイご号の取込
みゃ運転状態表示出力のためのシーケンスインターフェ
ース１８とその操作人出力車１９とを具える。
ディジタル位相制御用のＲＯＭテーブルｌａ、Ｔ／δボ
ート１４及びゲート制御回路１５と、パルスピックアッ
プ７のパルス全一定時間単位で計数するカウンタ構成の
速度検出回路１６と、電流検出信号ＩＡＣ及びアナログ
速波設定信号Ｎｓに比例したディジタル信号に変換する
Ａ／Ｄ変換器１７と、運転操作シーケンスイご号の取込
みゃ運転状態表示出力のためのシーケンスインターフェ
ース１８とその操作人出力車１９とを具える。
こうした制＃ｌ装置本体において、各部にバヌ２゜によ
って結会さｎ、ゲート制御回路１５及びＶ５ボート１４
は第１図ＩＢＩに示す構成にてｎ、ＲＯＭテーブル１３
ｉＣはゲートパルスパターンが格納さｎ″′Ｃ該パター
ンに従ってＣＰＵＩＩの制御のもとにゲート制御回路１
５から各相ゲートパルスが取出される。以下、ゲートパ
ルス発生態様を詳細に説明する。
って結会さｎ、ゲート制御回路１５及びＶ５ボート１４
は第１図ＩＢＩに示す構成にてｎ、ＲＯＭテーブル１３
ｉＣはゲートパルスパターンが格納さｎ″′Ｃ該パター
ンに従ってＣＰＵＩＩの制御のもとにゲート制御回路１
５から各相ゲートパルスが取出される。以下、ゲートパ
ルス発生態様を詳細に説明する。
第１図ＩＢ）において、同期信号Ｕ、Ｖ、Ｗは第２囚に
示すように、電源１０相電圧ｔ３ｙ ＋ ｅＶ 、ｅイ
のクロス点に同期した電気角１８０度幅のパルスとして
与えらｎる。 工／６ボート１４は同期信号Ｕ ｅ Ｖ
ａ Ｗからアンドゲート２１〜２３．オアゲート２４
．遅延回路２５及び排他的ｍ埋積回路（Ｅｘ−ＯＲ）２
６によって基本周波数Ｆの６倍周波数でクロス点に同期
したパルス６Ｆｉ得ると共に、ステータスリード用バッ
ファ２７に同期（ｉ号Ｕ、Ｖ、Ｗの状態？取込む。パル
ス６ＦはＣＰＵ１１への割込み信号ＩＮＴＲ（ｌにされ
ると共にゲート制御１ｇ回路１５の各部のイネーブル信
号にされる。
示すように、電源１０相電圧ｔ３ｙ ＋ ｅＶ 、ｅイ
のクロス点に同期した電気角１８０度幅のパルスとして
与えらｎる。 工／６ボート１４は同期信号Ｕ ｅ Ｖ
ａ Ｗからアンドゲート２１〜２３．オアゲート２４
．遅延回路２５及び排他的ｍ埋積回路（Ｅｘ−ＯＲ）２
６によって基本周波数Ｆの６倍周波数でクロス点に同期
したパルス６Ｆｉ得ると共に、ステータスリード用バッ
ファ２７に同期（ｉ号Ｕ、Ｖ、Ｗの状態？取込む。パル
ス６ＦはＣＰＵ１１への割込み信号ＩＮＴＲ（ｌにされ
ると共にゲート制御１ｇ回路１５の各部のイネーブル信
号にされる。
ＲＯＭテーブル１３は、相ＩＢ王の６（）度毎のクロス
期間に対応づけて下記表のような６種類のパター７４１
〜す６が書込まｎている。
期間に対応づけて下記表のような６種類のパター７４１
〜す６が書込まｎている。
第１表
この表に示すように、ゲートパターン＋１−÷６は同期
信号σ、Ｖ、Ｗに対応して順変換器２の各サイリスタＵ
、ｖ、ｗ、Ｘ、Ｙ、Ｚのうち点弧すべきサイリスタを決
定する。このゲートパターンナ１〜÷６の読出しに工／
δボート１４からの割込み信号工ＮＴＲ０の都度ＣＰＵ
ＩＩがバッファ２７の内容？読取っ九結果として選択さ
れる。このパターン４＝１〜÷６のうち読出さｎたパタ
ーンデータはゲート制御回路１５のラッチ回路３１゜３
２にラッチされる。
信号σ、Ｖ、Ｗに対応して順変換器２の各サイリスタＵ
、ｖ、ｗ、Ｘ、Ｙ、Ｚのうち点弧すべきサイリスタを決
定する。このゲートパターンナ１〜÷６の読出しに工／
δボート１４からの割込み信号工ＮＴＲ０の都度ＣＰＵ
ＩＩがバッファ２７の内容？読取っ九結果として選択さ
れる。このパターン４＝１〜÷６のうち読出さｎたパタ
ーンデータはゲート制御回路１５のラッチ回路３１゜３
２にラッチされる。
ゲート制御回路１５は、１つのカウンタ（す０）Ｊ３が
設けらｎる。このカウンタ３３にプログラマブルタイマ
（例えば工装置 ８２５３）にさｎ１ＣＰＵＩＩが演算
した制御角αに相当するデータがカウントレジスタに曹
込まｎｌこのデータに相当する時間Ｔα計測ｔ−３１１
込信号ｌＮＴＲ０のタイミングでレジスタの内容ｔカウ
ンタ回路にプリセットしてクロック計数することで行な
う。ＣＰＵＩＩは第２図に示すように割込信号ｌＮＴＲ
０で電流制御演算と位相制御角αの演算上行ない、次回
の位相制御角データα七カウンタ３３に書込んだ後、天
のゲートパルスパターン＋１〜＋６でラッチ１回のパタ
ーンデータＭＤ’＋＋はラッチ回路３４に割込信号ｌＮ
ＴＲ０のタイミングで既に移送さｎている。
設けらｎる。このカウンタ３３にプログラマブルタイマ
（例えば工装置 ８２５３）にさｎ１ＣＰＵＩＩが演算
した制御角αに相当するデータがカウントレジスタに曹
込まｎｌこのデータに相当する時間Ｔα計測ｔ−３１１
込信号ｌＮＴＲ０のタイミングでレジスタの内容ｔカウ
ンタ回路にプリセットしてクロック計数することで行な
う。ＣＰＵＩＩは第２図に示すように割込信号ｌＮＴＲ
０で電流制御演算と位相制御角αの演算上行ない、次回
の位相制御角データα七カウンタ３３に書込んだ後、天
のゲートパルスパターン＋１〜＋６でラッチ１回のパタ
ーンデータＭＤ’＋＋はラッチ回路３４に割込信号ｌＮ
ＴＲ０のタイミングで既に移送さｎている。
ラッチ回路３１にはＣＰＵＩＩによって同期信号ｌＮＴ
Ｒ０時点からカウンタ３３がカウントアツプするまでの
間に出力すべきゲートパ、ルスパターンデータ≠１〜す
６が曹込まｎる。このとき、ラッチ回路３１の前回のパ
ターンデータ５Ｄｉ）［ラッチ回路３５に割込信号ｌＮ
ＴＲＯのタイミングで既に移送されている。カウンタ３
３のタイムアップ１百号Ｔαのタイミングでにラッチ回
路３４の出力ＭＤＩがラッチ回路３６に移送されると共
に、ラッチ回路３５のリセットがなされる。ラッチ回路
３５及び３６の出力ＳＤ１．ＭＤ２は夫々オープンコレ
クタバッファ、３Ｔ、３Ｂ＠通してその出力側で同期信
号の前後のデータ含酸のためにワイアードオアの論理が
取らｎｌこの信号はパックア３９を経て各相ゲート信号
ＧＵ、ＧＶ、ＧＷ、ＧＸ。
Ｒ０時点からカウンタ３３がカウントアツプするまでの
間に出力すべきゲートパ、ルスパターンデータ≠１〜す
６が曹込まｎる。このとき、ラッチ回路３１の前回のパ
ターンデータ５Ｄｉ）［ラッチ回路３５に割込信号ｌＮ
ＴＲＯのタイミングで既に移送されている。カウンタ３
３のタイムアップ１百号Ｔαのタイミングでにラッチ回
路３４の出力ＭＤＩがラッチ回路３６に移送されると共
に、ラッチ回路３５のリセットがなされる。ラッチ回路
３５及び３６の出力ＳＤ１．ＭＤ２は夫々オープンコレ
クタバッファ、３Ｔ、３Ｂ＠通してその出力側で同期信
号の前後のデータ含酸のためにワイアードオアの論理が
取らｎｌこの信号はパックア３９を経て各相ゲート信号
ＧＵ、ＧＶ、ＧＷ、ＧＸ。
ＧＭ、ＧＺのゲートドライバで電力増幅さｎて順変換器
２の各サイリスタの点弧電流にされる。
２の各サイリスタの点弧電流にされる。
第３図は制御角α一定のときのタイムチャートを示す。
同期４ｉ号６Ｆになる割込１ｊ号工ＮＴＲｏの立上！７
（時刻ｉ＋ 、 ）でＣＰＵＩＩは割込処理に入り、こ
の処ｉは電流演算とα演算を行なつ友後で次回の制御角
αデータｔｎ（図中ではｎ ＝ ２ ’） ｆカウンタ
３３に書込む。そして、ラッチ回′Ｍｒ３２にはＲＯＭ
テーブルＩＪから読出した次回に出力すベキケートパル
スパターンデータ（図中では≠２のデータ）を書込み、
ラッチ回路、３１にはそのｊｔｊｌに出力すべきゲート
パルスパターンデータ（＋１のデータ）を書込む。
（時刻ｉ＋ 、 ）でＣＰＵＩＩは割込処理に入り、こ
の処ｉは電流演算とα演算を行なつ友後で次回の制御角
αデータｔｎ（図中ではｎ ＝ ２ ’） ｆカウンタ
３３に書込む。そして、ラッチ回′Ｍｒ３２にはＲＯＭ
テーブルＩＪから読出した次回に出力すベキケートパル
スパターンデータ（図中では≠２のデータ）を書込み、
ラッチ回路、３１にはそのｊｔｊｌに出力すべきゲート
パルスパターンデータ（＋１のデータ）を書込む。
ｌＮＴＲ１１の立上９でカウントｌ開始していたカウン
タ３３は、そのカウントアツプ出力ヌＴα（時ｌＮＴＲ
０の豆下りでラッチさｎているパターン≠刻ｔｔ）によ
りラッチ回路Ａ５の内容（図中でに６）がクリアさｎ、
パルスＴαの立上り（時刻１．）でラッチ回路゛３４の
出力ＭＤ Ｉがう↓チ回路３ｈにラッチさルる。こｎに
エフラッチ回路３６の出力ＭＤ２（パターン＋１）が七
′ｔＬｉでのラッチ回路３５の出力ＳＤＩになるゲート
デターンナ６に代ってパターンナｌによるゲートデータ
に切換えらする。
タ３３は、そのカウントアツプ出力ヌＴα（時ｌＮＴＲ
０の豆下りでラッチさｎているパターン≠刻ｔｔ）によ
りラッチ回路Ａ５の内容（図中でに６）がクリアさｎ、
パルスＴαの立上り（時刻１．）でラッチ回路゛３４の
出力ＭＤ Ｉがう↓チ回路３ｈにラッチさルる。こｎに
エフラッチ回路３６の出力ＭＤ２（パターン＋１）が七
′ｔＬｉでのラッチ回路３５の出力ＳＤＩになるゲート
デターンナ６に代ってパターンナｌによるゲートデータ
に切換えらする。
カウンタ３３のカウントアツプ出力によりゲート出力が
変化し、順変換器２のサイリスタの転流がパターン＋１
に従って行なゎｎる。
変化し、順変換器２のサイリスタの転流がパターン＋１
に従って行なゎｎる。
次の割込１ｇ号ｌＮＴＲ０の立上シ（時刻１＋ 、 ）
でにラッチ回路３６をクリアしてそＣまでゲート出力し
ていたデータＭＤ２ｉ消し、また前回にカウンタレジス
タにセットしていたカウンタ３３のデータＴｔに対する
計敬七開始させる。ま几、ｊ１ｊ込信号１’ＮＴＲ０の
割込入でＣＰｔ）１１が祇流演具とαｍｎ＊行なってそ
の結果データＴｓ ｔ”カウンタＡ３のカウンタレジス
タに書込んでおく。
でにラッチ回路３６をクリアしてそＣまでゲート出力し
ていたデータＭＤ２ｉ消し、また前回にカウンタレジス
タにセットしていたカウンタ３３のデータＴｔに対する
計敬七開始させる。ま几、ｊ１ｊ込信号１’ＮＴＲ０の
割込入でＣＰｔ）１１が祇流演具とαｍｎ＊行なってそ
の結果データＴｓ ｔ”カウンタＡ３のカウンタレジス
タに書込んでおく。
まｔ、割込信号ｌＮＴＲ０の立下シ（時刻ｔｓ）では、
ラッチ回路３１の出力８Ｄ Ｏをラッチ回路３５にラッ
チし、この出力５ＤＩ（パターンナ１）をゲートパルス
として出方する。同時にラッチ回路’ ２ノ出力Ｍ Ｄ
（１（パターン１＋ ２ ）ｆラッチ回路３４にラッ
チし、カウンタ３３のカウントアツプこうし７Ｃ動作の
繰返しにより制御角αを持つゲートパルス（＋３図のＧ
Ｄ）がドライバ４０から出力される。また、制御角αが
０°−％４０’ 、 ６０°〜１２ ｏａ、 １２
ｏ″〜ｌｓ ｏ′ノ各ＩＸｌ”＋５ｒ／Ｅｆｉ化ｆる楊
８はゲートデータ（ＭＤ ＋１ 、 ＳＤ Ｉ ）と同
期信号データの関係上天の第２表のようにシフトする。
ラッチ回路３１の出力８Ｄ Ｏをラッチ回路３５にラッ
チし、この出力５ＤＩ（パターンナ１）をゲートパルス
として出方する。同時にラッチ回路’ ２ノ出力Ｍ Ｄ
（１（パターン１＋ ２ ）ｆラッチ回路３４にラッ
チし、カウンタ３３のカウントアツプこうし７Ｃ動作の
繰返しにより制御角αを持つゲートパルス（＋３図のＧ
Ｄ）がドライバ４０から出力される。また、制御角αが
０°−％４０’ 、 ６０°〜１２ ｏａ、 １２
ｏ″〜ｌｓ ｏ′ノ各ＩＸｌ”＋５ｒ／Ｅｆｉ化ｆる楊
８はゲートデータ（ＭＤ ＋１ 、 ＳＤ Ｉ ）と同
期信号データの関係上天の第２表のようにシフトする。
また、各６（）６区間内の転流タイミングはカウンタ３
３０カウント値データにより調整される。
３０カウント値データにより調整される。
第２表
第４囚は制御角αが６１１″（／Ｊ境界で越えてしほら
ｎるときのタイムチャートを示す。ｖ１１信号ＸＮＴＲ
０によるｍ流演算と制御角αの演算に該制御角αが６０
°以上と判定さ−ｎ九とき（期間Ｂ）、ラッチ回路３２
にセットするデータは前回１直と同一のものとし、ラッ
チ回路３１と同じデータにされる。
ｎるときのタイムチャートを示す。ｖ１１信号ＸＮＴＲ
０によるｍ流演算と制御角αの演算に該制御角αが６０
°以上と判定さ−ｎ九とき（期間Ｂ）、ラッチ回路３２
にセットするデータは前回１直と同一のものとし、ラッ
チ回路３１と同じデータにされる。
即ち１次の６０°区間は転流を行なわない工うに同じゲ
ートパルスデータにする。
ートパルスデータにする。
そして、次の割込イ」号工ＮＴＲ０でにα−６１】°デ
ータをカウンタｊ３にセットし、制御角αの演算が６０
’以上（１２ｏ”以内）のままならカウンタ３３の値會
α−６０’にセットしつづけ、６１１°≦αく１２０°
の間で制御角αに従ったタイミングで一流制御する。Ｖ
ｄに順変換器２の出力電圧ケ示す。
ータをカウンタｊ３にセットし、制御角αの演算が６０
’以上（１２ｏ”以内）のままならカウンタ３３の値會
α−６０’にセットしつづけ、６１１°≦αく１２０°
の間で制御角αに従ったタイミングで一流制御する。Ｖ
ｄに順変換器２の出力電圧ケ示す。
このような＋１” （α〈６０°の区間から６Ｃ）°≦
αく１２１）’の区間にゲート位相が変化するときの処
理は、６０°≦α＜ １２ Ｔ１”区間から１２０”≦
α（１８０”区間への変化にも同様に行なわγしる。
αく１２１）’の区間にゲート位相が変化するときの処
理は、６０°≦α＜ １２ Ｔ１”区間から１２０”≦
α（１８０”区間への変化にも同様に行なわγしる。
第５図は制御角αが６（）°の境界を越えて進むと□
きのタイムチャートを示す６割込信号ｌＮＴＲ口による
制御角αの演算で６（１°≦α＜ １２ （１’と判定
さｎたとき（期間Ａ）、第４図の期間Ｂと同様の処理を
行なう。仄に、ｉｔｉ制御角α側角°≦α（６０”と判
定さｌｒＬ九とき（期間Ｂ）、ラッチ回路３２ににそｎ
まで順次セットしてきた＋ｍ序？１つ飛び越したパター
ンデータ（図中では≠３）’ｔ−セットし、矢の同期信
号（期間Ｃ）からにカウンタ３３のカウントアツプ１で
のデータΦ２（３−１）ｋラッチ回路３１にセットする
。このような処理によりα： ５ ＋１’の境界を飛び
越してｏ’＝α＜６０°（１）頭載での制御に移ること
ができる。
制御角αの演算で６（１°≦α＜ １２ （１’と判定
さｎたとき（期間Ａ）、第４図の期間Ｂと同様の処理を
行なう。仄に、ｉｔｉ制御角α側角°≦α（６０”と判
定さｌｒＬ九とき（期間Ｂ）、ラッチ回路３２ににそｎ
まで順次セットしてきた＋ｍ序？１つ飛び越したパター
ンデータ（図中では≠３）’ｔ−セットし、矢の同期信
号（期間Ｃ）からにカウンタ３３のカウントアツプ１で
のデータΦ２（３−１）ｋラッチ回路３１にセットする
。このような処理によりα： ５ ＋１’の境界を飛び
越してｏ’＝α＜６０°（１）頭載での制御に移ること
ができる。
このような６０＠≦α＜ １２ ＋１’区間から（）０
≦αく６（）°区間へのゲート位相ＣＩ）進み処理は、
１２ （１”≦α＜ １８０’区間から６Ｃ）０≦α＜
１２ ｏ’区間への処理も同様に行なわｎる。
≦αく６（）°区間へのゲート位相ＣＩ）進み処理は、
１２ （１”≦α＜ １８０’区間から６Ｃ）０≦α＜
１２ ｏ’区間への処理も同様に行なわｎる。
第２図には但」徂１角αが（）０から１２ｔｌ’Ｊでし
ほらｎるときのゲート信号、直流電圧、カウンタ３３の
出力期間を示す。
ほらｎるときのゲート信号、直流電圧、カウンタ３３の
出力期間を示す。
発明の効果
本発明によりば、３相同期信号入力に対応して出力すべ
きゲートパルスパターンｉＲＯＭテーブルデータとして
確保して該データｔラッチ回路にラッチしておき、この
ラッチ信号ｔ１つりカウンタの朋１１圓角αに従つｔ計
数１直で出力ラッチ回路に移してゲートパルス七発生さ
せるため、位相器用のタイマ（カウンタ）全１つにし７
ｃ（１馨成でしかもゲートパターン発生のためのソフト
ウェアが簡単になる効果がある。
きゲートパルスパターンｉＲＯＭテーブルデータとして
確保して該データｔラッチ回路にラッチしておき、この
ラッチ信号ｔ１つりカウンタの朋１１圓角αに従つｔ計
数１直で出力ラッチ回路に移してゲートパルス七発生さ
せるため、位相器用のタイマ（カウンタ）全１つにし７
ｃ（１馨成でしかもゲートパターン発生のためのソフト
ウェアが簡単になる効果がある。
７１図（Ａ＋は本発明の一実施例金示す全体イ“Ｒ成因
、第１図ｆＢｌに第１図因におけるゲート制イ虱回路と
工／δポート１４のＩ！ｌｌ！ｌ路図、第２図は本発明
に２ける制御角αのしぼり時タイムチャート、第３図。 第４図、第５図は本発明における制ｍ月αの一定制御と
６０＠を境界とする変化時のタイムチャートである。 ２・・・順変換器、４・・・直流電動機、６・・・整流
回路、７・・・パルスピックアップ、９・・・フィルタ
、１０・・・コンパＶ−タ、１１・・−ＣＰＵ％ １２
・ ＲＯＭ。 １３・・・ＲＯＭテーブル、１４・・・ Ｉ／δポート
、１５・・・ゲート開側回路、１６・・°速ｔ１ｊ恨出
回路、１７・・・Ａ／Ｄｆ換器、２７・・・ステータス
リード用バッファ、３１．３２．３４．３５．３６・・
・ラッチ回路、３３・・・カウンタ、３７．３８・・・
オーブンコレクタバッファ、３９・・・バッファ、４０
・・・ケートドライバ。 第１．図（Ａ）
、第１図ｆＢｌに第１図因におけるゲート制イ虱回路と
工／δポート１４のＩ！ｌｌ！ｌ路図、第２図は本発明
に２ける制御角αのしぼり時タイムチャート、第３図。 第４図、第５図は本発明における制ｍ月αの一定制御と
６０＠を境界とする変化時のタイムチャートである。 ２・・・順変換器、４・・・直流電動機、６・・・整流
回路、７・・・パルスピックアップ、９・・・フィルタ
、１０・・・コンパＶ−タ、１１・・−ＣＰＵ％ １２
・ ＲＯＭ。 １３・・・ＲＯＭテーブル、１４・・・ Ｉ／δポート
、１５・・・ゲート開側回路、１６・・°速ｔ１ｊ恨出
回路、１７・・・Ａ／Ｄｆ換器、２７・・・ステータス
リード用バッファ、３１．３２．３４．３５．３６・・
・ラッチ回路、３３・・・カウンタ、３７．３８・・・
オーブンコレクタバッファ、３９・・・バッファ、４０
・・・ケートドライバ。 第１．図（Ａ）
Claims (1)
- 電力変換器の交流電源に同期した同期信号から電源電圧
の各相クロス点のタイミングパルスを得る手段と、前記
同期信号に対応して前記電力変換器の各相スイッチのゲ
ートパルスパターンを書込んだＲＯＭテーブルと、前記
タイミングパルスが与えられる都度カウントレジスタの
データまでクロック計数して位相制御角に相当するタイ
ミング信号を得るカウンタと、前記パターンデータを予
めラッチしておき前記タイミングパルスが与えられた都
度該パターンデータを出力しかつ前記カウンタのタイミ
ングでパターンデータ出力がクリヤされる第１のラッチ
回路と、この第１のラッチ回路のパターンデータの次の
パターンデータを予めラッチしておき前記カウンタのタ
イミングで該パターンデータを出力しかつ前記タイミン
グパルスが与えられた都度該パターンデータ出力がクリ
ヤされる第２のラッチ回路と、前記第１と第２のラッチ
回路の論理相出力で前記電力変換器のゲートパルスを出
力するゲートドライバ回路と、前記タイミングパルスを
割込み信号として前記位相制御角を演算して前記カウン
トレジスタにセットしておきかつ前記同期信号に従つて
前記ＲＯＭテーブルから読出したパターンデータを前記
第１と第２のラッチ回路にラッチさせておく処理手段と
を備えたことを特徴とする電力変換器のゲートパルス発
生方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17084784A JPH0763221B2 (ja) | 1984-08-16 | 1984-08-16 | 電力変換器のゲ−トパルス発生方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17084784A JPH0763221B2 (ja) | 1984-08-16 | 1984-08-16 | 電力変換器のゲ−トパルス発生方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6149665A true JPS6149665A (ja) | 1986-03-11 |
| JPH0763221B2 JPH0763221B2 (ja) | 1995-07-05 |
Family
ID=15912425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17084784A Expired - Fee Related JPH0763221B2 (ja) | 1984-08-16 | 1984-08-16 | 電力変換器のゲ−トパルス発生方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0763221B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0989666A1 (de) * | 1998-09-21 | 2000-03-29 | ebm Werke GmbH & Co. | System zur Drehzahlsteuerung von Wechselstrom-Motoren |
| WO2018216261A1 (ja) * | 2017-05-22 | 2018-11-29 | 三菱電機株式会社 | ゲートドライバおよびパワーモジュール |
-
1984
- 1984-08-16 JP JP17084784A patent/JPH0763221B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0989666A1 (de) * | 1998-09-21 | 2000-03-29 | ebm Werke GmbH & Co. | System zur Drehzahlsteuerung von Wechselstrom-Motoren |
| WO2018216261A1 (ja) * | 2017-05-22 | 2018-11-29 | 三菱電機株式会社 | ゲートドライバおよびパワーモジュール |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0763221B2 (ja) | 1995-07-05 |
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