JPS622744A - 伝送制御回路 - Google Patents
伝送制御回路Info
- Publication number
- JPS622744A JPS622744A JP60142044A JP14204485A JPS622744A JP S622744 A JPS622744 A JP S622744A JP 60142044 A JP60142044 A JP 60142044A JP 14204485 A JP14204485 A JP 14204485A JP S622744 A JPS622744 A JP S622744A
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- JP
- Japan
- Prior art keywords
- transmission control
- data
- rom
- selection
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は伝送制御回路に関する。特に、多種類の伝送制
御を行う伝送制御回路に関する。
御を行う伝送制御回路に関する。
本発明は、所定の伝送制御手順に基づいてデータ伝送を
制御する伝送制御回路において、記憶手段に予め複数個
の伝送制御手順を格納させておき、その一つを通信相手
側から送出される情報に基づいて選択して用いることに
より、通信系統の伝送制御部の構築を柔軟に行うことが
できるようにしたものである。
制御する伝送制御回路において、記憶手段に予め複数個
の伝送制御手順を格納させておき、その一つを通信相手
側から送出される情報に基づいて選択して用いることに
より、通信系統の伝送制御部の構築を柔軟に行うことが
できるようにしたものである。
従来例伝送制御用回路は、一つの集積回路またはパッケ
ージなどで形成され、一種類の伝送制御手順例えば、Ｈ
ＬＤＣＬか実現することができない。
ージなどで形成され、一種類の伝送制御手順例えば、Ｈ
ＬＤＣＬか実現することができない。
このような従来例回路では、最適な伝送制御手順が集積
回路などにより提供されれば良いが、用意されていなか
ったり、変更を施さなくては使えないときには、伝送制
御手順の設定はソフトウェアに頼らざるを得なかった。
回路などにより提供されれば良いが、用意されていなか
ったり、変更を施さなくては使えないときには、伝送制
御手順の設定はソフトウェアに頼らざるを得なかった。
本発明はこの欠点を除去するもので、伝送制御部の構築
を柔軟に行える伝送制御回路を提供することを目的とす
る。
を柔軟に行える伝送制御回路を提供することを目的とす
る。
本発明は、一方の装置から他方の装置に伝送されるデー
タを所定の伝送制御手順に基づいて制御する制御手段を
備えた伝送制御回路において、上記一方の装置に異なる
伝送制御手順の複数個を格納する記憶手段と、上記他方
の装置から到来する情報に基づいて、上記伝送制御手順
の一つを選択する選択手段とを備えたことを特徴とする
。
タを所定の伝送制御手順に基づいて制御する制御手段を
備えた伝送制御回路において、上記一方の装置に異なる
伝送制御手順の複数個を格納する記憶手段と、上記他方
の装置から到来する情報に基づいて、上記伝送制御手順
の一つを選択する選択手段とを備えたことを特徴とする
。
記憶手段には、例えば、ハイレベルデータリンク制御手
順（ＨＬＤＣ手順）および基本形データ伝送制御手順な
ど、広く利用される伝送制御手順のプログラムが格納さ
れている。相手側通信装置との間に行われる制御の手続
きに応じたプログラムが選択されて、この選択された伝
送制御手順に基づいてデータ通信が行われる。
順（ＨＬＤＣ手順）および基本形データ伝送制御手順な
ど、広く利用される伝送制御手順のプログラムが格納さ
れている。相手側通信装置との間に行われる制御の手続
きに応じたプログラムが選択されて、この選択された伝
送制御手順に基づいてデータ通信が行われる。
以下、本発明の実施例回路を図面を用いて説明する。
第１図は本発明実施例回路の構成を示すブロック構成図
である。第２図は本発明実施例回路が用いられる系統の
構成を示すブロック構成図である。
である。第２図は本発明実施例回路が用いられる系統の
構成を示すブロック構成図である。
まず、この実施例回路の構成を第２図に基づいて説明す
る。この実施例回路はＣＣＵバス５を介してｎ＋１台の
変復調装置（ＭＯＤＥＭ） ３０〜３ｎが接続され、ま
たｃｐｕバス４を介して中央処理装置（ＣＰＵ）２が接
続される。まず、受信回線６１から到来したデータは変
復調装置３１で復調され、ＣＣＵバス５を介して変復調
装置インタフェイス部（ＭＩＮＴ）１１に入力する。変
復調装置インタフェイス１１では、入力信号のインクフ
ェイス整合が行われるとともに、伝送制御部（ＬＣＯＮ
Ｔ）１０内のＲＯＭ部（ＲＯＭ） １０２に記憶されて
いるデータに基づき、調歩同期、ＳＹＮ同期および肛Ｄ
Ｃ（Ｆ同期）の選択、データ極性の選択、ピントオーダ
の選択ならびに誤り制御方式の選択などが行われてデー
タ受信が行われる。さらに、変復調装置インクフェイス
部１１内のフレーム認識部（ＦＲＥＣ） １１２ではＲ
ＯＭ部１０２内のデータに基づいて、受信データがフレ
ーム毎に分割され回線側バッファ（ＬＢＵＦ） １１１
に一時的に蓄積される。また、データの送受信中にオー
バ・ラン、アンプ・ラン、ＦＣＳ誤りおよびパリティ誤
りが発生だ場合には、必要に応じて伝送制御部１０への
連絡および外部出力インクフェイス部（ＥＩＮＴ） １
２を経由して外部への障害発生の表示が行われる。
る。この実施例回路はＣＣＵバス５を介してｎ＋１台の
変復調装置（ＭＯＤＥＭ） ３０〜３ｎが接続され、ま
たｃｐｕバス４を介して中央処理装置（ＣＰＵ）２が接
続される。まず、受信回線６１から到来したデータは変
復調装置３１で復調され、ＣＣＵバス５を介して変復調
装置インタフェイス部（ＭＩＮＴ）１１に入力する。変
復調装置インタフェイス１１では、入力信号のインクフ
ェイス整合が行われるとともに、伝送制御部（ＬＣＯＮ
Ｔ）１０内のＲＯＭ部（ＲＯＭ） １０２に記憶されて
いるデータに基づき、調歩同期、ＳＹＮ同期および肛Ｄ
Ｃ（Ｆ同期）の選択、データ極性の選択、ピントオーダ
の選択ならびに誤り制御方式の選択などが行われてデー
タ受信が行われる。さらに、変復調装置インクフェイス
部１１内のフレーム認識部（ＦＲＥＣ） １１２ではＲ
ＯＭ部１０２内のデータに基づいて、受信データがフレ
ーム毎に分割され回線側バッファ（ＬＢＵＦ） １１１
に一時的に蓄積される。また、データの送受信中にオー
バ・ラン、アンプ・ラン、ＦＣＳ誤りおよびパリティ誤
りが発生だ場合には、必要に応じて伝送制御部１０への
連絡および外部出力インクフェイス部（ＥＩＮＴ） １
２を経由して外部への障害発生の表示が行われる。
次に、回線側バッファ１１１に蓄えられた情報が逐次取
り出されて行われる伝送制御の処理を第１図に基づいて
説明する。まず、伝送制御部１０全体の制御はユニット
制御部（ＵＣＯＮＴ） １０１により行われるすなわち
、ユニット制御部１０１の制御の下で、ビット・バタン
解析部（ＢＡＮＬ） １０５では、ＲＯＭ部１０２内の
データのビット位置指定により示されるビットパターン
がＲＯＭ部１０２内のテーブルのデータと比較される。
り出されて行われる伝送制御の処理を第１図に基づいて
説明する。まず、伝送制御部１０全体の制御はユニット
制御部（ＵＣＯＮＴ） １０１により行われるすなわち
、ユニット制御部１０１の制御の下で、ビット・バタン
解析部（ＢＡＮＬ） １０５では、ＲＯＭ部１０２内の
データのビット位置指定により示されるビットパターン
がＲＯＭ部１０２内のテーブルのデータと比較される。
この比較結果に基づいてＲＯＭ部１０２内のデータにて
表現された状態遷移表通りの処理がユニット制御部１０
１で行われる。この説明では、第３図に示すＨＬＤＣの
フレームが受信され、このデータが回線側バッファ１１
１に退避されているものと・する。第一番目の制御とし
て、アドレス・フィールド・データの解析が行われる。
表現された状態遷移表通りの処理がユニット制御部１０
１で行われる。この説明では、第３図に示すＨＬＤＣの
フレームが受信され、このデータが回線側バッファ１１
１に退避されているものと・する。第一番目の制御とし
て、アドレス・フィールド・データの解析が行われる。
この実施例回路ではＲＯＭ１０２内のデータに第一番目
の解析データ・フィールドとしてθ〜７ビツト目の指定
がなされている。ビットバタン解析部１０５では、ユニ
ット制御部１０１に制御されて回線側パフノア１１１内
の指定フレーム内の０〜７ビツトのデータの読み取りが
行われ、さらに指定されたＲＯＭ１０２内のテーブルの
データとの比較が行われる。この比較で一致したデータ
の格納位置に対応した表番号（一致するものが無かった
場合には、それを意味する表番号）が見つけ出され、当
該番号がＲＯＭアドレス生成部（ＧＲＡ） １０４で、
ＲＯＭアドレスに変換されて当該アドレスに記されてい
る内容の処理が行われる。 ＨＬＤＣの例では、ＲＯＭ
部１０２内テーブルには実装アドレス・データが書き込
まれており、受信したＡデータがテーブル内にあれば処
理が続行され、また、無ければ、外部に対する障害表示
または相手側装置に障害発生を知らせるフレーム送信後
に、変復調装置インタフェイス部１１により回線が切断
され、またはフレームの廃棄処理が行われる。Ａデータ
が正常であれば、ひきつづきユニット制御部１０１によ
り第二番目の制御Ｂとして制御フィールド・データの解
析が行われる。第一番目のＡ解析の場合と同様に、ＲＯ
Ｍ部１０２内にビット位置指定情報として８〜１５ビツ
トのデータ位置が指定されており、それに基づいてビッ
トバタン解析部１５により回線側バッファ１１１からＣ
データが読み出され、テーブルの検索が行われて表番号
が求められる。伝送制御部１０ではＲＯＭ部１０２内情
報に基づいて前回のＡデータ解析後の処理と異なること
が認識されると、表番号およびＲＡＭ部（ＲＡｌ’ｌ）
１０３内のデータ（状態番号など）からＲＯＭアドレ
ス生成部１０４でＲＯＭアドレスが生成される。ユニッ
ト制御部１０１では、読み出された当該アドレス・デー
タの内容に基づいて次に示す処理などが行われる。
の解析データ・フィールドとしてθ〜７ビツト目の指定
がなされている。ビットバタン解析部１０５では、ユニ
ット制御部１０１に制御されて回線側パフノア１１１内
の指定フレーム内の０〜７ビツトのデータの読み取りが
行われ、さらに指定されたＲＯＭ１０２内のテーブルの
データとの比較が行われる。この比較で一致したデータ
の格納位置に対応した表番号（一致するものが無かった
場合には、それを意味する表番号）が見つけ出され、当
該番号がＲＯＭアドレス生成部（ＧＲＡ） １０４で、
ＲＯＭアドレスに変換されて当該アドレスに記されてい
る内容の処理が行われる。 ＨＬＤＣの例では、ＲＯＭ
部１０２内テーブルには実装アドレス・データが書き込
まれており、受信したＡデータがテーブル内にあれば処
理が続行され、また、無ければ、外部に対する障害表示
または相手側装置に障害発生を知らせるフレーム送信後
に、変復調装置インタフェイス部１１により回線が切断
され、またはフレームの廃棄処理が行われる。Ａデータ
が正常であれば、ひきつづきユニット制御部１０１によ
り第二番目の制御Ｂとして制御フィールド・データの解
析が行われる。第一番目のＡ解析の場合と同様に、ＲＯ
Ｍ部１０２内にビット位置指定情報として８〜１５ビツ
トのデータ位置が指定されており、それに基づいてビッ
トバタン解析部１５により回線側バッファ１１１からＣ
データが読み出され、テーブルの検索が行われて表番号
が求められる。伝送制御部１０ではＲＯＭ部１０２内情
報に基づいて前回のＡデータ解析後の処理と異なること
が認識されると、表番号およびＲＡＭ部（ＲＡｌ’ｌ）
１０３内のデータ（状態番号など）からＲＯＭアドレ
ス生成部１０４でＲＯＭアドレスが生成される。ユニッ
ト制御部１０１では、読み出された当該アドレス・デー
タの内容に基づいて次に示す処理などが行われる。
（１） ＲＡＭ１０３内の状態番号および状態変数な
どの書き換え。
どの書き換え。
（２１ＲＯＭ １０２内の送信データの検索送信データ
の構築、中央処理装置インタフェイス部（ＣＩＮＴ）１
３からの送信情報送信可否の判断および検索送信データ
のピント・バタン付加部（ＢＡＤＤ） １０６を介して
回線側バッファ１１１への転送。
の構築、中央処理装置インタフェイス部（ＣＩＮＴ）１
３からの送信情報送信可否の判断および検索送信データ
のピント・バタン付加部（ＢＡＤＤ） １０６を介して
回線側バッファ１１１への転送。
（３）変復調装置インクフェイス部１１を介しての回線
切断などの回線制御。
切断などの回線制御。
（４） 外部出力インクフェイス部１２を介して障害
表示などの外部出力機器制御。
表示などの外部出力機器制御。
（５） タイミング制御部（ＴＭＲ） １０７による
タイミング制御。
タイミング制御。
上記（２）および（３）の制御が行われているときには
、変復調装置インタフェイス部１１でデータ送信側の回
線または変復調装置制御が行われる。すなわち、データ
受信時と同様にＲＯＭデータによる同期方式などの選択
およびそれに基づくデータ送信、回線接続および切断な
どが行われる。
、変復調装置インタフェイス部１１でデータ送信側の回
線または変復調装置制御が行われる。すなわち、データ
受信時と同様にＲＯＭデータによる同期方式などの選択
およびそれに基づくデータ送信、回線接続および切断な
どが行われる。
中央処理装置インクフェイス部１３は伝送制御部１０と
中央処理装置２との間に挿入され、この中央処理装置イ
ンクフェイス部１３で、両者の間のデータの授受の中継
ぎが行われ、ＣＰυ側バッファ１３１へのバッファリン
グおよびＣＰＵバス４との間のインタフェイス整合が行
われる。
中央処理装置２との間に挿入され、この中央処理装置イ
ンクフェイス部１３で、両者の間のデータの授受の中継
ぎが行われ、ＣＰυ側バッファ１３１へのバッファリン
グおよびＣＰＵバス４との間のインタフェイス整合が行
われる。
本発明は以上説明したように、伝送制御回路内にＲＯＭ
部を持たせ、適用システムに対応する回線の情報、同期
方式、伝送制御手順（情報遷移表）がシステムの構築時
にＲＯＭデータとして予め入力されているので、はとん
どの場合に伝送制御プログラムを作成せずに、システム
の伝送制御部を容易に構築することができる効果があ゛
る。
部を持たせ、適用システムに対応する回線の情報、同期
方式、伝送制御手順（情報遷移表）がシステムの構築時
にＲＯＭデータとして予め入力されているので、はとん
どの場合に伝送制御プログラムを作成せずに、システム
の伝送制御部を容易に構築することができる効果があ゛
る。
第１図は本発明実施例回路の構成を示すブロック構成図
。 第２図は本発明実施例回路が用いられる系統の構成を示
すブロック構成図。 第３図は第２図の系統に用いられる信号の構成を示すフ
レーム構成図。 １・・・伝送制御回路（ＧＬＣＣ） 、２・・・中央処
理装置（ＣＰＵ）、４ ・−ＣＰＩＪハフ、、、５ ・
ＣＣＵバス、１０−・・伝送制御部（ＬＣＯＮＴ） 、
１１・・・変復調装置インクフェイス部（ＭＩＮＴ）、
１２・・・外部出力インイフエイス部（１！ＩＮＴ）１
３・・・中央処理装置インクフェイス部（ＣＩＮＴ）、
３０〜３ｎ・・・変復調装置（ＭＯＩＩＥＭ） 、 ６
０・・・送信回線、７０・・・受信回線、１０１・・・
ユニット制御部（ｔｌｃＯＮ？） 、１０２・・・ＲＯ
Ｍ部（ＲＯＭ） 、１０３・・・ＲＡＭ部（ＲＡＭ）
、１０４・・・ＲＯＭアドレス生成部（ＧＲＡ） 、１
０５・・・ビットバタン解析部（ＢＡＮＬ）、１０６・
・・ビットバタン付加部（ＢＡＤＤ）、１０７・・・タ
イミング制御部（ＴＭＲ）。
。 第２図は本発明実施例回路が用いられる系統の構成を示
すブロック構成図。 第３図は第２図の系統に用いられる信号の構成を示すフ
レーム構成図。 １・・・伝送制御回路（ＧＬＣＣ） 、２・・・中央処
理装置（ＣＰＵ）、４ ・−ＣＰＩＪハフ、、、５ ・
ＣＣＵバス、１０−・・伝送制御部（ＬＣＯＮＴ） 、
１１・・・変復調装置インクフェイス部（ＭＩＮＴ）、
１２・・・外部出力インイフエイス部（１！ＩＮＴ）１
３・・・中央処理装置インクフェイス部（ＣＩＮＴ）、
３０〜３ｎ・・・変復調装置（ＭＯＩＩＥＭ） 、 ６
０・・・送信回線、７０・・・受信回線、１０１・・・
ユニット制御部（ｔｌｃＯＮ？） 、１０２・・・ＲＯ
Ｍ部（ＲＯＭ） 、１０３・・・ＲＡＭ部（ＲＡＭ）
、１０４・・・ＲＯＭアドレス生成部（ＧＲＡ） 、１
０５・・・ビットバタン解析部（ＢＡＮＬ）、１０６・
・・ビットバタン付加部（ＢＡＤＤ）、１０７・・・タ
イミング制御部（ＴＭＲ）。
Claims (1)
- （１）一方の装置から他方の装置に伝送されるデータを
所定の伝送制御手順に基づいて制御する制御手段 を備えた伝送制御回路において、 上記一方の装置に 異なる伝送制御手順の複数個を格納する記憶手段と、 上記他方の装置から到来する情報に基づいて、上記伝送
制御手順の一つを選択する選択手段とを備えたことを特
徴とする伝送制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60142044A JPS622744A (ja) | 1985-06-28 | 1985-06-28 | 伝送制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60142044A JPS622744A (ja) | 1985-06-28 | 1985-06-28 | 伝送制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS622744A true JPS622744A (ja) | 1987-01-08 |
Family
ID=15306084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60142044A Pending JPS622744A (ja) | 1985-06-28 | 1985-06-28 | 伝送制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS622744A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01248851A (ja) * | 1988-03-30 | 1989-10-04 | Hitachi Ltd | 異機種端末通信システム |
| US5226173A (en) * | 1988-05-06 | 1993-07-06 | Hitachi, Ltd. | Integrated data processor having mode control register for controlling operation mode of serial communication unit |
| US8906686B2 (en) | 2002-03-22 | 2014-12-09 | Histogenics Corporation | Method for preparation of implantable constructs |
-
1985
- 1985-06-28 JP JP60142044A patent/JPS622744A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01248851A (ja) * | 1988-03-30 | 1989-10-04 | Hitachi Ltd | 異機種端末通信システム |
| US5226173A (en) * | 1988-05-06 | 1993-07-06 | Hitachi, Ltd. | Integrated data processor having mode control register for controlling operation mode of serial communication unit |
| US5361374A (en) * | 1988-05-06 | 1994-11-01 | Hitachi, Ltd. | Integrated data processor having mode control register for controlling operation mode of serial communication unit |
| US8906686B2 (en) | 2002-03-22 | 2014-12-09 | Histogenics Corporation | Method for preparation of implantable constructs |
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