JPS62222762A - 加入者回路 - Google Patents
加入者回路Info
- Publication number
- JPS62222762A JPS62222762A JP61066514A JP6651486A JPS62222762A JP S62222762 A JPS62222762 A JP S62222762A JP 61066514 A JP61066514 A JP 61066514A JP 6651486 A JP6651486 A JP 6651486A JP S62222762 A JPS62222762 A JP S62222762A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- power supply
- base
- circuit
- pnp
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 230000001939 inductive effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 230000006698 induction Effects 0.000 description 2
- 235000015139 viili Nutrition 0.000 description 1
Landscapes
- Devices For Supply Of Signal Current (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は交換機の加入者回路に関する。
第４図は加入者回路の従来例を示す回路図で、エミッタ
相互間およびベース相互間を接続されたＮＰＮ型トラン
ジスタ２とＰＮＰ型トランジスタ３よりなり、館者のコ
レクタが接地Ｇに、後者のコレクタが負電源端子Ｖａａ
に接続された第１の給電トランジスタ回路と、ＮＰＮ型
トランジスタ４とＰＮＰ型トランジスタ５よりなる第１
の給電トランジスタ回路と全く同様の構成を有する第２
の給電トランジスタ回路と、第１、第２の給電トランジ
スタ回路にそれぞれ接続されたエミッタ抵抗６．７と、
これらを制御して負荷給電電流を決定するコントロール
集積回路１より構成されている。この回路に負荷抵抗１
０が接続されると、接地Ｇ−トランジスタ２−エミッタ
抵抗６一端子８−負荷抵抗ｌ〇一端子９−エミッタ抵抗
７−トランジスタ５−負電源端子ＶＢＩｌの経路で負荷
電源が流れるようにコントロール集積回路１が給電トラ
ンジスタ回路のベース電圧Ｔ、、ＲＢを給電する。この
時の各トランジスタ２．３．４．５のベースおよびエミ
ッタの電圧の関係は、第５図に示すように、トランジス
タ２．３のベース電圧Ｔ８はそのエミッタ電圧Ｔ、より
バイアスＶＢＥだけ高い電圧に、またトランジスタ４．
５のベース電圧Ｒ８はそのエミッタ電圧Ｒ６よりバイア
スＶＢＥだけ低い電圧にそれぞれ設定されている。この
状態で第６図（ａ）に示すように外部から交流状導電圧
ＶＩＮＯかエミッタ抵抗６．７に印加されると、ベース
電圧Ｔ、、ＲＢが一定であるとして、第１の給電トラン
ジスタ回路では交流電圧サイクルのＢ−Ｃ間は入力電圧
とベース電圧Ｔｌ１１との差がバイアスｖＩＩＥ以上と
なるため、ＮＰＮ型トランジスタ２がオン状態となり、
第６図（ｂ）で示すように入力電圧をエミッタ抵抗６で
除した電流が流れる。また、入力波形のＤ−Ｅ間は入力
端子がベース電圧Ｔ、よりバイアスＶＢＥ以上となるた
め、反対にＰＮＰ型トランジスタ３かオン状態となり、
入力電圧をエミッタ抵抗６で除した電流が流れる。入力
電圧サイクルのＡ−ＢおよびＣ−Ｄ間では、トランジス
タ２．３はいずれもオンしないので第６図（ｂ）に示す
ように電流が流れない期間がある。
相互間およびベース相互間を接続されたＮＰＮ型トラン
ジスタ２とＰＮＰ型トランジスタ３よりなり、館者のコ
レクタが接地Ｇに、後者のコレクタが負電源端子Ｖａａ
に接続された第１の給電トランジスタ回路と、ＮＰＮ型
トランジスタ４とＰＮＰ型トランジスタ５よりなる第１
の給電トランジスタ回路と全く同様の構成を有する第２
の給電トランジスタ回路と、第１、第２の給電トランジ
スタ回路にそれぞれ接続されたエミッタ抵抗６．７と、
これらを制御して負荷給電電流を決定するコントロール
集積回路１より構成されている。この回路に負荷抵抗１
０が接続されると、接地Ｇ−トランジスタ２−エミッタ
抵抗６一端子８−負荷抵抗ｌ〇一端子９−エミッタ抵抗
７−トランジスタ５−負電源端子ＶＢＩｌの経路で負荷
電源が流れるようにコントロール集積回路１が給電トラ
ンジスタ回路のベース電圧Ｔ、、ＲＢを給電する。この
時の各トランジスタ２．３．４．５のベースおよびエミ
ッタの電圧の関係は、第５図に示すように、トランジス
タ２．３のベース電圧Ｔ８はそのエミッタ電圧Ｔ、より
バイアスＶＢＥだけ高い電圧に、またトランジスタ４．
５のベース電圧Ｒ８はそのエミッタ電圧Ｒ６よりバイア
スＶＢＥだけ低い電圧にそれぞれ設定されている。この
状態で第６図（ａ）に示すように外部から交流状導電圧
ＶＩＮＯかエミッタ抵抗６．７に印加されると、ベース
電圧Ｔ、、ＲＢが一定であるとして、第１の給電トラン
ジスタ回路では交流電圧サイクルのＢ−Ｃ間は入力電圧
とベース電圧Ｔｌ１１との差がバイアスｖＩＩＥ以上と
なるため、ＮＰＮ型トランジスタ２がオン状態となり、
第６図（ｂ）で示すように入力電圧をエミッタ抵抗６で
除した電流が流れる。また、入力波形のＤ−Ｅ間は入力
端子がベース電圧Ｔ、よりバイアスＶＢＥ以上となるた
め、反対にＰＮＰ型トランジスタ３かオン状態となり、
入力電圧をエミッタ抵抗６で除した電流が流れる。入力
電圧サイクルのＡ−ＢおよびＣ−Ｄ間では、トランジス
タ２．３はいずれもオンしないので第６図（ｂ）に示す
ように電流が流れない期間がある。
同様に第２の給電トランジスタ回路では第６図（ｃ）に
示すような波形の電流が流れる。
示すような波形の電流が流れる。
上述した従来の加入者回路では、コントロール集積回路
に接続されているトランジスタがＣ級動作をするように
構成されているので、外部からの誘導のため信号に歪み
が生じ、このためノイズが発生するという欠点がある。
に接続されているトランジスタがＣ級動作をするように
構成されているので、外部からの誘導のため信号に歪み
が生じ、このためノイズが発生するという欠点がある。
エミッタ相互間が接続され、コレクタが高位の電源端子
と低位の電源端子にそれぞれ接続されたＮＰＮ型トラン
ジスタならびにＰＮＰ型トランジスタと、両トランジス
タのベース間にＮＰＮ型トランジスタのベースにアノー
ド側が、ＰＮＰ型トランジスタのベースにカソード側が
そわぞれ接続されたバイアス用ダイオードと、一端がＰ
ＮＰ型トランジスタのベースおよび前記ダイオードのカ
ソードに接続され、他端か低位電源端子に接続された抵
抗とを有する第１の給電トランジスタ回路と、第１の給
電トランジスタ回路においてと同様に接続されたＮＰＮ
型トランジスタ、ＰＮＰ型トランジスタおよびバイアス
用ダイオードと、一端が高位電源端子に接続され、他端
がＮＰＮ型トランジスタのベースおよび前記ダイオード
のアノードに接続された抵抗とを有する第２の給電トラ
ンジスタ回路と、第１の給電トランジスタ回路のエミッ
タ接続点と負荷抵抗の一方の外部端子間に接続された第
１のエミッタ抵抗と、第２の給電トランジスタ回路のエ
ミッタ接続点と負荷抵抗の他方の外部端子間に接続され
たｉ２のエミッタ抵抗と、第１の給電トランジスタ回路
のＮＰＮ型トランジスタのベース、第２の給電トランジ
スタ回路のＰＮＰ型トランジスタのベース、第１および
第２の給電トランジスタ回路それぞれのエミッタ接続点
、および第１および第２のエミッタ抵抗それぞれの負荷
側端子にそれぞれ接続されて、各給電トランジスタ回路
のＮＰＮ型トランジスタ、ＰＮＰ型トランジスタそれぞ
れのベースエミッタ間バイアス値を負または正の等しい
値に保持するとともに、負荷への給電電流を制御するコ
ントロール集積回路を有している。
と低位の電源端子にそれぞれ接続されたＮＰＮ型トラン
ジスタならびにＰＮＰ型トランジスタと、両トランジス
タのベース間にＮＰＮ型トランジスタのベースにアノー
ド側が、ＰＮＰ型トランジスタのベースにカソード側が
そわぞれ接続されたバイアス用ダイオードと、一端がＰ
ＮＰ型トランジスタのベースおよび前記ダイオードのカ
ソードに接続され、他端か低位電源端子に接続された抵
抗とを有する第１の給電トランジスタ回路と、第１の給
電トランジスタ回路においてと同様に接続されたＮＰＮ
型トランジスタ、ＰＮＰ型トランジスタおよびバイアス
用ダイオードと、一端が高位電源端子に接続され、他端
がＮＰＮ型トランジスタのベースおよび前記ダイオード
のアノードに接続された抵抗とを有する第２の給電トラ
ンジスタ回路と、第１の給電トランジスタ回路のエミッ
タ接続点と負荷抵抗の一方の外部端子間に接続された第
１のエミッタ抵抗と、第２の給電トランジスタ回路のエ
ミッタ接続点と負荷抵抗の他方の外部端子間に接続され
たｉ２のエミッタ抵抗と、第１の給電トランジスタ回路
のＮＰＮ型トランジスタのベース、第２の給電トランジ
スタ回路のＰＮＰ型トランジスタのベース、第１および
第２の給電トランジスタ回路それぞれのエミッタ接続点
、および第１および第２のエミッタ抵抗それぞれの負荷
側端子にそれぞれ接続されて、各給電トランジスタ回路
のＮＰＮ型トランジスタ、ＰＮＰ型トランジスタそれぞ
れのベースエミッタ間バイアス値を負または正の等しい
値に保持するとともに、負荷への給電電流を制御するコ
ントロール集積回路を有している。
このように、両給電トランジスタ回路のＮＰＮ型トラン
ジスタとＰＮＰ型トランジスタのベースの間にダイオー
ドを接続して、このダイオードに抵抗を介して電流を通
じて適当なバイアスを発生し、各給電トランジスタ回路
のＮＰＮ型トランジスタ、ＰＮＰ型トランジスタそれぞ
れのベースエミッタ間バイアス値を負または正の等しい
値に保持することにより、外部からの誘導電圧に対して
歪みの無い負荷電流を給電することができる。
ジスタとＰＮＰ型トランジスタのベースの間にダイオー
ドを接続して、このダイオードに抵抗を介して電流を通
じて適当なバイアスを発生し、各給電トランジスタ回路
のＮＰＮ型トランジスタ、ＰＮＰ型トランジスタそれぞ
れのベースエミッタ間バイアス値を負または正の等しい
値に保持することにより、外部からの誘導電圧に対して
歪みの無い負荷電流を給電することができる。
（実施例〕
本発明の実施例について図面を参照して説明する。
第１図は本発明の加入者回路の一実施例を示す回路図、
第２図は各トランジスタ２，３，４．５のベース電圧と
、エミッタ電圧のレベルの相互関係を示す図、第３図（
ａ）と（ｂ） 、 （ｃ）はそれぞれ各給電トランジス
タ回路における交流誘導電圧波形と誘導電流波形を示す
図である。
第２図は各トランジスタ２，３，４．５のベース電圧と
、エミッタ電圧のレベルの相互関係を示す図、第３図（
ａ）と（ｂ） 、 （ｃ）はそれぞれ各給電トランジス
タ回路における交流誘導電圧波形と誘導電流波形を示す
図である。
第１の給電トランジスタ回路は、エミッタか相互に接続
され、コレクタか接地Ｇと低位電源端子ＶＩＩＬＩにそ
れぞれ接続されたＮＰＮ型トランジスタおよびＰＮＰ型
トランジスタ２．３と、ＮＰＮ型トランジスタ２、ＰＮ
Ｐ型トランジスタ３のベース間に、アノードがＮＰＮ型
トランジスタ２のベース側に、またカソードがＰＮＰ型
トランジスタ３のベース側に接続された２個のバイアス
用ダイオードＩ１．１２と、ＰＮＰ型トランジスタ３の
ベースと低位電源端子ｖｎａの間に設けられ、ダイオー
ドＩＩ、 １２に通電するための抵抗１３とからなる。
され、コレクタか接地Ｇと低位電源端子ＶＩＩＬＩにそ
れぞれ接続されたＮＰＮ型トランジスタおよびＰＮＰ型
トランジスタ２．３と、ＮＰＮ型トランジスタ２、ＰＮ
Ｐ型トランジスタ３のベース間に、アノードがＮＰＮ型
トランジスタ２のベース側に、またカソードがＰＮＰ型
トランジスタ３のベース側に接続された２個のバイアス
用ダイオードＩ１．１２と、ＰＮＰ型トランジスタ３の
ベースと低位電源端子ｖｎａの間に設けられ、ダイオー
ドＩＩ、 １２に通電するための抵抗１３とからなる。
第２の給電トランジスタ回路は、第１の給電トランジス
タと同様に、ＮＰＮ型トランジスタ４とＰＮＰ型トラン
ジスタ５とバイアス用ダイオード１５．１６と抵抗１４
よりなるが、抵抗１４は接地ＧとＮＰＮ型トランジスタ
４のベースの間に接続されている。エミッタ抵抗６の一
方の端子は、第１の給電トランジスタ回路のエミッタ接
続部に、他方の端子は外部端子８に接続されている。エ
ミッタ抵抗７の一方の端子は、第２の給電トランジスタ
回路のエミッタ接続部に、他方の端子は外部端子９に接
続されている。コントロール集積回路１は、その出力Ｔ
ＩＩ、ＴＥ。
タと同様に、ＮＰＮ型トランジスタ４とＰＮＰ型トラン
ジスタ５とバイアス用ダイオード１５．１６と抵抗１４
よりなるが、抵抗１４は接地ＧとＮＰＮ型トランジスタ
４のベースの間に接続されている。エミッタ抵抗６の一
方の端子は、第１の給電トランジスタ回路のエミッタ接
続部に、他方の端子は外部端子８に接続されている。エ
ミッタ抵抗７の一方の端子は、第２の給電トランジスタ
回路のエミッタ接続部に、他方の端子は外部端子９に接
続されている。コントロール集積回路１は、その出力Ｔ
ＩＩ、ＴＥ。
Ｔｓ 、Ｒａ 、ＲＥ 、Ｒｓを、それぞれＮＰＮ型ト
ランジスタ２のベース、ＮＰＮ型トランジスタ２とＰＮ
Ｐ型トランジスタ３のエミッタ、エミッタ抵抗６の負荷
側端子、ＰＮＰ型トランジスタ５のベース、ＮＰＮ型ト
ランジスタ４とＰＮＰ型トランジスタ５のエミッタ、エ
ミッタ抵抗７の負荷側端子に印加して、各給電トランジ
スタ回路のＮＰＮ型トランジスタ２とＰＮＰ型トランジ
スタ３、およびＮＰＮ型トランジスタ４とＩＩＮＰ型ト
ランジスタ５の、それぞれのベースエミッタ間バイアス
値を負または正の等しい値に保持するとともに負荷への
給電電流を決定する。
ランジスタ２のベース、ＮＰＮ型トランジスタ２とＰＮ
Ｐ型トランジスタ３のエミッタ、エミッタ抵抗６の負荷
側端子、ＰＮＰ型トランジスタ５のベース、ＮＰＮ型ト
ランジスタ４とＰＮＰ型トランジスタ５のエミッタ、エ
ミッタ抵抗７の負荷側端子に印加して、各給電トランジ
スタ回路のＮＰＮ型トランジスタ２とＰＮＰ型トランジ
スタ３、およびＮＰＮ型トランジスタ４とＩＩＮＰ型ト
ランジスタ５の、それぞれのベースエミッタ間バイアス
値を負または正の等しい値に保持するとともに負荷への
給電電流を決定する。
次に本実施例の動作を説明する。
本回路の外部端子８，９間に負荷抵抗１０が接続される
と接地Ｇ −ＮＰＮ型トランジスタ２−エミッタ抵抗６
−外部端子８−負荷抵抗ｌ〇−外部端子９−エミッタ抵
抗７−ＰＮＰ型トランジスタ５−低位電源端子ＶＢＨの
経路に直流電流が流れる。このとき、７ｊＩＪ２図に示
すようにバイアス電圧■。Ｆ、の値をＮＰＮ型トランジ
スタ２を導通させるのに十分の値とし、かつ、バイアス
用ダイオード１１．１２および抵抗Ｉ３を流れる電流の
値をバイアス用ダイオードＩ＋、 ＋２に生じるベース
間のバイアスＶＦがバイアスＶＲＥの２倍のなるように
設定されているので、いずれのトランジスタ２．３もＡ
級動作状態とすることができる。すなわち第３図（ａｌ
に示すように外部からエミッタ抵抗６に交流誘導電圧
ＶＩＮＯが印加されると第３図（ｂ）に示すようにＢ−
Ｃ間はＮＰＮ型トランジスタ２が導通し、交流誘導電流
が流れ、またＣ−Ｆ間はＰＮＰ型トランジスタ３が導通
状態となるので全サイクル中交流誘導ｍ ｔＬが流れる
。同様にして、第２の給電トランジスタ回路についても
抵抗１４とバイアス用タイオード１５゜１６を流ハる電
流をバイアス用ダイオード１５．１６に生じるベース間
バイアス電圧ＶＩ−がｐＮｐ型トランジスタ５のベース
エミッタ間バイアス電圧ＶｎＥの２倍となるように設定
されているので、第３図（Ｃ）に示すようにいずれのト
ランジスタ４゜５もＡ級動作状態でとされ全サイクルに
ついて導通状態となる。
と接地Ｇ −ＮＰＮ型トランジスタ２−エミッタ抵抗６
−外部端子８−負荷抵抗ｌ〇−外部端子９−エミッタ抵
抗７−ＰＮＰ型トランジスタ５−低位電源端子ＶＢＨの
経路に直流電流が流れる。このとき、７ｊＩＪ２図に示
すようにバイアス電圧■。Ｆ、の値をＮＰＮ型トランジ
スタ２を導通させるのに十分の値とし、かつ、バイアス
用ダイオード１１．１２および抵抗Ｉ３を流れる電流の
値をバイアス用ダイオードＩ＋、 ＋２に生じるベース
間のバイアスＶＦがバイアスＶＲＥの２倍のなるように
設定されているので、いずれのトランジスタ２．３もＡ
級動作状態とすることができる。すなわち第３図（ａｌ
に示すように外部からエミッタ抵抗６に交流誘導電圧
ＶＩＮＯが印加されると第３図（ｂ）に示すようにＢ−
Ｃ間はＮＰＮ型トランジスタ２が導通し、交流誘導電流
が流れ、またＣ−Ｆ間はＰＮＰ型トランジスタ３が導通
状態となるので全サイクル中交流誘導ｍ ｔＬが流れる
。同様にして、第２の給電トランジスタ回路についても
抵抗１４とバイアス用タイオード１５゜１６を流ハる電
流をバイアス用ダイオード１５．１６に生じるベース間
バイアス電圧ＶＩ−がｐＮｐ型トランジスタ５のベース
エミッタ間バイアス電圧ＶｎＥの２倍となるように設定
されているので、第３図（Ｃ）に示すようにいずれのト
ランジスタ４゜５もＡ級動作状態でとされ全サイクルに
ついて導通状態となる。
（発明の効果〕
以北説明したように本発明は、第１および第２の給電ト
ランジスタ回路のＰＮＰ型トランジスタとＮＰＮ型トラ
ンジスタのベースの間にダイオードを接続し、このタイ
オードを抵抗を介して電源に接続し電流を流してベース
間にバイアスを与えて各給電トランジスタ回路のＮＰＮ
型トランジスタ、ＰＮＰ型トランジスタそれぞれのベー
スエミッタ間バイアス値を負または正の等しい値に保持
することにより、外部誘導電圧に対しても負荷電流を歪
ませることなく、良好な加入者回路を得る効果かある。
ランジスタ回路のＰＮＰ型トランジスタとＮＰＮ型トラ
ンジスタのベースの間にダイオードを接続し、このタイ
オードを抵抗を介して電源に接続し電流を流してベース
間にバイアスを与えて各給電トランジスタ回路のＮＰＮ
型トランジスタ、ＰＮＰ型トランジスタそれぞれのベー
スエミッタ間バイアス値を負または正の等しい値に保持
することにより、外部誘導電圧に対しても負荷電流を歪
ませることなく、良好な加入者回路を得る効果かある。
第１図は本発明の加入者回路の一実施例を示す回路図、
第２図は各トランジスタ２，３，４．５の動作時のベー
ス電圧とエミッタ電圧のレベルの相互関係を示す図、第
３図（ａ）および（ｂ） 、 （Ｃ）はそれぞれ誘ＪＪ
Ａ？よ圧波形と、これに対応′１−る誘導室ｆ、波形を
示す図、第４図は従来の加入者回路図、第５図は従来の
加入者回路の動作時のベース電圧とエミッタ電圧のレベ
ルの相互関係を示す図、第６図（ａ）および（ｂ） 、
（ｃ）はそわぞれ外部誘導電圧波形とこれに対応する
誘導電流波形を示す。 １・・・・・・コントロール集積回路、２．４・・・Ｎ
ＰＮ型トランジスタ、 ３．５・・・ＰＮＰ型トランジスタ、 ６．７−・・エミッタ抵抗、 ８．９・・・端子、 １０・・・・・・負荷抵抗、 ＋１．１２．１５．１６・・・バイアス用ダイオード、
１３、１４・・・ダイオードに負荷電流を流すための抵
抗、 Ｇ・・・電源接地端子、 ＶｌｌＢ・・・低位電源端
子、ＴＲ０Ｒ８・・・ベース電圧、 Ｔ、、Ｒ，−・・エミッタ電圧、 Ｔ、、Ｒｇ・・・信号電圧、 ＶＢＥ、ＶＦ・・・バイアス電圧。 第１図 第２図
第２図は各トランジスタ２，３，４．５の動作時のベー
ス電圧とエミッタ電圧のレベルの相互関係を示す図、第
３図（ａ）および（ｂ） 、 （Ｃ）はそれぞれ誘ＪＪ
Ａ？よ圧波形と、これに対応′１−る誘導室ｆ、波形を
示す図、第４図は従来の加入者回路図、第５図は従来の
加入者回路の動作時のベース電圧とエミッタ電圧のレベ
ルの相互関係を示す図、第６図（ａ）および（ｂ） 、
（ｃ）はそわぞれ外部誘導電圧波形とこれに対応する
誘導電流波形を示す。 １・・・・・・コントロール集積回路、２．４・・・Ｎ
ＰＮ型トランジスタ、 ３．５・・・ＰＮＰ型トランジスタ、 ６．７−・・エミッタ抵抗、 ８．９・・・端子、 １０・・・・・・負荷抵抗、 ＋１．１２．１５．１６・・・バイアス用ダイオード、
１３、１４・・・ダイオードに負荷電流を流すための抵
抗、 Ｇ・・・電源接地端子、 ＶｌｌＢ・・・低位電源端
子、ＴＲ０Ｒ８・・・ベース電圧、 Ｔ、、Ｒ，−・・エミッタ電圧、 Ｔ、、Ｒｇ・・・信号電圧、 ＶＢＥ、ＶＦ・・・バイアス電圧。 第１図 第２図
Claims (1)
- 【特許請求の範囲】 エミッタ相互間が接続され、コレクタが高位の電源端子
と低位の電源端子にそれぞれ接続されたＮＰＮ型トラン
ジスタならびにＰＮＰ型トランジスタと、両トランジス
タのベース間にＮＰＮ型トランジスタのベースにアノー
ド側が、ＰＮＰ型トランジスタのベースにカソード側が
それぞれ接続されたバイアス用ダイオードと、一端がＰ
ＮＰ型トランジスタのベースおよび前記ダイオードのカ
ソードに接続され、他端が低位電源端子に接続された抵
抗とを有する第１の給電トランジスタ回路と、 第１の給電トランジスタ回路においてと同様に接続され
たＮＰＮ型トランジスタ、ＰＮＰ型トランジスタおよび
バイアス用ダイオードと、一端が高位電源端子に接続さ
れ、他端がＮＰＮ型トランジスタのベースおよび前記ダ
イオードのアノードに接続された抵抗とを有する第２の
給電トランジスタ回路と、 第１の給電トランジスタ回路のエミッタ接続点と負荷抵
抗の一方の外部端子間に接続された第１のエミッタ抵抗
と、 第２の給電トランジスタ回路のエミッタ接続点と負荷抵
抗の他方の外部端子間に接続された第２のエミッタ抵抗
と、 第１の給電トランジスタ回路のＮＰＮ型トランジスタの
ベース、第２の給電トランジスタ回路のＰＮＰ型トラン
ジスタのベース、第１および第２の給電トランジスタ回
路それぞれのエミッタ接続点、および第１および第２の
エミッタ抵抗それぞれの負荷側端子にそれぞれ接続され
て、各給電トランジスタ回路のＮＰＮ型トランジスタ、
ＰＮＰ型トランジスタそれぞれのベースエミッタ間バイ
アス値を負または正の等しい値に保持するとともに、負
荷への給電電流を制御するコントロール集積回路を有す
る加入者回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61066514A JPS62222762A (ja) | 1986-03-24 | 1986-03-24 | 加入者回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61066514A JPS62222762A (ja) | 1986-03-24 | 1986-03-24 | 加入者回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62222762A true JPS62222762A (ja) | 1987-09-30 |
Family
ID=13318034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61066514A Pending JPS62222762A (ja) | 1986-03-24 | 1986-03-24 | 加入者回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62222762A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58210786A (ja) * | 1982-05-19 | 1983-12-08 | コンパニ−・アンデユストリエル・デ・テレコミユニカシオン・セイテ−アルカテル | 電子式加入者ジヤンクタ |
| JPS60117989A (ja) * | 1983-11-30 | 1985-06-25 | Nec Corp | 加入者回路 |
-
1986
- 1986-03-24 JP JP61066514A patent/JPS62222762A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58210786A (ja) * | 1982-05-19 | 1983-12-08 | コンパニ−・アンデユストリエル・デ・テレコミユニカシオン・セイテ−アルカテル | 電子式加入者ジヤンクタ |
| JPS60117989A (ja) * | 1983-11-30 | 1985-06-25 | Nec Corp | 加入者回路 |
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