JPS62210875A - 周波数弁別装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は磁気記録再生装置等のディジタルサーボシステ
ムにおける周波数弁別回路に関する。

〔従来の技術〕

一般に、モータの回転速度を一定速に制御する場合には
、モータの回転速度に関連して検出したＦＧ倍信号周波
数発電信号）を周波数弁別回路で周波数弁別して、モー
タの回転速度に応じた誤差電圧を得、この誤差電圧をモ
ータ駆動増幅器を介してモータに負帰還して制御するサ
ーボ制御方式が採用されている。

ところで上記サーボ制御回路系は、ディジタルＩＣ技術
によりディジタル化し、上記ＦＧ倍信号高精度のクロッ
クで計測し、これによって得た誤差データをディジタル
処理によりパルス幅変調（ＰＷＭ）Ｌ、その出力を低域
フィルタによって復調してから、モータへ負帰還制御電
圧を供給するように構成される。

この方法としては、たとえば「ナショナル　テクニカル
　レポート第２８巻第３号、１９８２年６月号第１９１
−１９２頁」（“Ｎａｔｉｏｎａｌ　Ｔｅｃｈｎｉｃａ
ｌ、　Ｒｅｐｏｒｔ　Ｖｏｌ、２８．ＮＯ，３Ｊｕｎｅ
　１９８２．ＰＰ１９０〜１９１”）に論じられている
ように、パルス作成回路でＦＧ倍信号クロックパルスか
らラッチパルスとこれより遅延したＦＧ周期カウンタの
リセット（プリセット）パルスを作成する。そしてラッ
チ回路において、ラッチパルスにより速度誤差信号をラ
ッチし、ディジタル誤差信号として出力する。ところが
、上述のようにＦＧ周期カウンタで計数したＦＧ１周期
間の速度誤差データをラッチし、次のＦＧ１周期間の速
度誤差データを計数するためには、データラッチ時所定
期間カウンタの計数動作を停止して後、カウンタをリセ
ットして再び周期の計数を行っている。

〔発明が解決しようとする問題点〕

上記従来技術は、ＦＧ周期カウンタの計数開始タイミン
グが所定最遅れるので、ＦＧ周期計測値に誤差を生じ、
高精度の周波数弁別ができないといった欠点があった。

本発明の目的はこの問題点を解決することにある。

〔問題点を解決するための手段〕

上記目的は、前述のＦＧ周期カウンタの計数開始動作の
遅延時間に対応して、ＦＧ周期カウンタの計数値を補正
することにより、達成される。

・　３・ 〔作　用〕 １、ＦＧ周期計測カウンタにおけるクロック入力禁止期
間に対応したクロック数だけ、カウンタのデコード値を
補正することにより、正確□なＦＧ周期の計測を行える
ので、高精度の周波数弁別が実現できる。

２、上記、クロック入力禁止期間に対応したクロック数
に相当した数値で、カウンタの低位ビットをプリセット
することにより、常に正確なＦＧ周期計測を行える。

〔実施例〕

以下、本発明を実施例により詳細に説明する。

第１図は本発明による周波数弁別装置の一実施例を示す
図である。

第１図において、１はモータ、２はモーターの回転速度
に関連した周波数発電信号（ＦＧ倍信号を発生するＦＧ
発生器、４は該ＦＧ倍信号増幅してパルス整形するパル
ス整形回路、５は所定周波数のクロックＣＫの入力端子
である。６は前記回路４よりパルス整形されたＦＧ倍信
号即ち信号、　４゜ ＳＰを一周期毎にエツジ検出する、エツジ検出回路で、
前記クロックＣＫに同期した信号Ｓｅを出力する。７は
後述するが、クロック入力禁止信号形成回路でこれによ
り、クロック入力禁止信号Ｓｉを形成する。８はＡＮＤ
ゲートで、前記クロックＣＫ及びクロック入力禁止信号
８２が入力され、その出力はカウンタ１１のクロック入
力端子に接続される。９は遅延回路で、前記エッヂ検出
信号Ｓ８を、クロックＧＫの周期の整数倍の期間だけ遅
延させた信号ＳＺを形成し、後述のＯＲゲート１０に入
力する。１２はデコーダで、カウンタ１１の出力がある
値になった時、′Ｈ”を出力し、前記ＯＲゲート１０に
入力する。ＯＲゲート１０の出力Ｒは、カウンタ１１の
リセット端子に入力される。以上説明した信号ｓＰ、　
ｓ、、　ｓＬ、　ｓ＜。

Ｒのタイミング波形図を第３図に示す。

次に１３はラッチ回路で、カウンタ１１による計数デー
タＤ１を前述のエツジ検出信号Ｓ８のタイミングでラッ
チする。１４はパルス幅変調（ＰＷＭ）信号形成回路で
、基準信号発生回路３からの、６゜ 基準信号とラッチ回路１３の出力データＤ２に基づき、
該データＤ２の大きさに応じてパルス幅変調された信号
ＰＷＭを生成する。１５はローパスフィルタで、このＰ
ＷＭ信号を直流電圧に平滑し、速度誤差信号Ｅを形成す
る。この速度誤差信号Ｅは、駆動増幅器１，６により増
幅されて、モータ１に供給され、モータ１が設定回転速
度になるように負帰還制御される。

次に本発明の特徴点について、第１図、第３図を用いて
、その動作を説明する。速度制御系が中心値でロックし
ている時のＦＧ周波数を、ｆｓ、またクロックＣにの周
波数をｆｃｐとした時、カランその係数方法として、上
記総計数値Ｎを、基本計数値Ｎｏと、デコード値ＮＤに
分け、（Ｎ：Ｎ０＋ＮＤ）　、Ｆ　Ｇ　１周期間の最初
の計数値Ｎｏ（デコード値）で、ますカウンタ１１をリ
セットする。そして、その後再びカウンタ１１は計数開
始し１次のＦＧ倍信号立上りまで計数を続けるメそして
、この後半の計数値である基本計数値Ｎ０データをもと
に、カウンタ１１の下位の所定のビット出力よりＦＧ同
周期関するデータＤ工をラッチ回路１３にラッチする。

ここで上記計数データＤ１をラッチ回路１３にラッチす
るためには、一旦カウンタ１１の計数動作を中止し、カ
ウンタ１１の出力状態を一時保持しておく必要がある。

そのために本実施例では回路７でクロック入力禁止期間
を作っている。これは第３図の信号Ｓｉの１部に示すよ
うに、ＦＧ倍信号信号ｓｐ）の立上りから、ル・τの期
間（τはクロックＧＫの周期、ルは自然数）に担当し、
この時信号“Ｓ２”は“Ｌ”となり、ＡＮＤゲート８の
働きにより、クロックｃＫは、カウンタ１１に入力され
ない。そして、このＦＧ立上りからル・τの遅延の後、
信号Ｓｄにより、カウンタ１１はリセットされ、かつＡ
ＮＤゲート８が開くので、クロックＣＫが再びカウンタ
１１に入力され、カウンタ１１は計数開始する。しかる
後方ウンタ１１の計数値がＮ［）になった時デコーダ１
２には、　７゜ １１Ｈ″信号を出力し、これに基く信号Ｒでカウンタ１
１をリセットする。この後カウンタは直ちに計数開始し
、次のＦＧ立上りまで、（即ち計数値、Ｎｏまで）計数
を続ける。この後の動作は前述した通り、同様の動作を
繰り返す。以上の説明で分るように、速度系検波中心点
でのカウンタの総計数値Ｎは、データラッチのための、
クロック入力禁止期間Ｉ（７２−・τの期間）を設けて
いるために、実際には、Ｎ−７Ｌの計数値に補正する必
要がある。

したがって本実施例では、デコーダ１２でデコードする
デコード値ＮＤから、クロック入力禁止期間に相当する
、クロック周波数九を差引いて、Ｎｏ−７Ｌを補正デコ
ード値とした。こうすることにより、実際のＦＧ同周期
高精度に計測することができる。

第２図は本発明の周波数弁別装置の他の実施例を示す図
である。第２図で、第１図と同機能の回路ブロック、部
品信号名は第１図と同符号で示した。また第３図におけ
る各部信号タイミング図は第４図に示す。

、　８゜ 第２図に示す本実施例の特徴は、カウンタ１１′の低位
ビットをプリセットするためのプリセット回路を付加し
た点である。よって次に、第２図、第４図にしたがって
１本実施例の動作を説明する。本実施例におけるＦＧ周
期計数方法は、ＦＧ周期計数値Ｎを直接連続して計数し
、ＦＧ倍信号立上りの度に、カウンタ１１′の下位の所
定ビット数のみに着目して、ＦＧ周期データをラッチ回
路１３にラッチする。したがって本実施例では、第１の
実施例で用いたデコーダ１２とＯＲゲート１０は用いな
い。本実施例でも、クロック入力禁止信号形成回路７に
より、第４図に示ように、クロック入力禁止期間■を設
ける信号ＳＬ、また、遅延回路９による、カウンタ１１
′のリセット用信号Ｒを形成することは、前実施例と同
様であり、信号ＳＬによるクロック入力禁止期間も前例
と同様にル・τとする。この時、このクロック入力禁止
期間外・τに相当する。クロック周期数ルだけプリセッ
ト回路１７により、カウンタ１１′の下位ビットをプリ
セットしておく。そうすることによりカウンタ１１′の
計数動作は、第４図に示したように、ＦＧＩ周期間にお
いて、Ｎ−３個計数することになり、前述した、クロッ
ク久方禁止期間μ・τの分だけを補正することができ、
常にカウンタ１１′は、正確にＦＧ周期を計測すること
ができる。

上記第２の実施例のほかに、図示しないが第１の実施例
において、デコーダ１２によるデコード値ＮｏをＮＤ−
７１−に補正せず、デコード値はＮＤのままで、第２の
実施例で用いた。プリセット回路１７によるカウンタ１
１′のプリセット動作による補正を行なっても、同様の
機能を実現できる。

〔発明の効果〕

本発明によれば、ディジタル方式のモータ周波数弁別装
置において、高精度の周波数弁別が実現でき、モータの
回転速度のオフセットや回転むらが低減し、これを磁気
記録再生装置等に・応用した場合、ジッターやワウフラ
ッタ性能のきわめて良好なシステムを実現できる。

【図面の簡単な説明】

第１図は本発明の周波数弁別装置を示す１実施例、第２
図はその第２の実施例を示す図、第３図は第２図の周波
数弁別装置の各部信号を示すタイミング図、第４図は第
２図の実施例における各部信号タイミング図である。 １・・・モータ、７・・・クロック入力禁止回路、９・
・・遅延回路、１１，１１’・・・カウンタ、１２・・
・デコーダ、１３・・・ラッチ回路、１４・・・ＰＷＭ
信号形成回路、１７・・・プリセット回路。

Claims (1)

1. 【特許請求の範囲】 １、モータの回転速度に関連して得られた、周波数信号
   の周期を所定周波数ｆ＿Ｃ＿Ｐのクロックで計数するカ
   ウンタと、該カウンタで計数した前記周波数信号の周期
   に基づくデータをラッチするラッチ回路と、このラッチ
   動作時に前記カウンタの計数動作を所定期間停止するゲ
   ート回路と、前記ラッチデータをもとに、設定回転速度
   からの偏差量に応じた速度誤差電圧を生成して、モータ
   を負帰還制御するディジタルサーボシステムにおいて、
   モータの設定基準回転周波数ｆ＿Ｓに対応するカウンタ
   総計数値をＮ（＝ｆ＿Ｃ＿Ｐ／ｆ＿Ｓ）とした時、前記
   ゲート回路におけるカウンタ計数動作停止期間に対応し
   た、前記クロック計数値ｎを前記総計数値Ｎから差引い
   た値Ｎ−ｎを、設定基準回転速度に対応した、カウンタ
   による設定基準総計数値とすることを特徴とする周波数
   弁別装置。 ２、特許請求の範囲第１項において、上記カウンタの計
   数値を所定の値Ｎ＿Ｄ（＜Ｎ）でデコードするデコーダ
   と、このデコーダの出力をもとに該カウンタをリセット
   する手段を有し、上記カウンタ計数動作停止期間に対応
   したクロック計数値ｎにしたがって、前記デコーダ値Ｎ
   ＿Ｄを調整し、カウンタによる設定基準総計数値をＮ−
   ｎとする周波数弁別装置。 ３、特許請求の範囲第１項において、上記カウンタ計数
   動作停止期間に対応したクロック計数値ｎで、該カウン
   タの低位ビットをプリセットする手段を有し、カウンタ
   による設定基準総計数値をＮ−ｎとする周波数弁別装置
   。