JPH0775477B2 - 周波数弁別装置 - Google Patents
周波数弁別装置Info
- Publication number
- JPH0775477B2 JPH0775477B2 JP61050355A JP5035586A JPH0775477B2 JP H0775477 B2 JPH0775477 B2 JP H0775477B2 JP 61050355 A JP61050355 A JP 61050355A JP 5035586 A JP5035586 A JP 5035586A JP H0775477 B2 JPH0775477 B2 JP H0775477B2
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- JP
- Japan
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- count value
- value
- frequency
- signal
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は磁気記録再生装置等のディジタルサーボシステ
ムにおける周波数弁別回路に関する。
ムにおける周波数弁別回路に関する。
一般に、モータの回転速度を一定速に制御する場合に
は、モータの回転速度に関連して検出したFG信号（周波
数発電信号）を周波数弁別回路で周波数弁別して、モー
タの回転速度に応じた誤差電圧を得、この誤差電圧をモ
ータ駆動増幅器を介してモータに負帰還して制御するサ
ーボ制御方式が採用されている。
は、モータの回転速度に関連して検出したFG信号（周波
数発電信号）を周波数弁別回路で周波数弁別して、モー
タの回転速度に応じた誤差電圧を得、この誤差電圧をモ
ータ駆動増幅器を介してモータに負帰還して制御するサ
ーボ制御方式が採用されている。
ところで上記サーボ制御回路系は、ディジタルIC技術に
よりディジタル化し、上記FG信号を高精度のクロックで
計測し、これによって得た誤差データをディジタル処理
によりパルス幅変調（PWM）し、その出力を低域フィル
タによって復調してから、モータへ負帰還制御電圧を供
給するように構成される。
よりディジタル化し、上記FG信号を高精度のクロックで
計測し、これによって得た誤差データをディジタル処理
によりパルス幅変調（PWM）し、その出力を低域フィル
タによって復調してから、モータへ負帰還制御電圧を供
給するように構成される。
この方法としては、たとえば「ナショナル テクニカル
レポート第28巻第３号、1982年６月号第191〜192頁」
（“National Technical Report Vol.28,NO.3 June 198
2,PP190〜191"）に論じられているように、パルス作成
回路でFG信号とクロックパルスからラッチパルスとこれ
により遅延したFG周期カウンタのリセット（プリセッ
ト）パルスを作成する。そしてラッチ回路において、ラ
ッチパルスにより速度誤差信号をラッチし、ディジタル
誤差信号として出力する。ところが、上述のようにFG周
期カウンタで計数したFG1周期間の速度誤差データをラ
ッチし、次のFG1周期間の速度誤差データを計数するた
めには、データラッチ時所定期間カウンタの計数動作を
停止して後、カウンタをリセットして再び周期の計数を
行っている。
レポート第28巻第３号、1982年６月号第191〜192頁」
（“National Technical Report Vol.28,NO.3 June 198
2,PP190〜191"）に論じられているように、パルス作成
回路でFG信号とクロックパルスからラッチパルスとこれ
により遅延したFG周期カウンタのリセット（プリセッ
ト）パルスを作成する。そしてラッチ回路において、ラ
ッチパルスにより速度誤差信号をラッチし、ディジタル
誤差信号として出力する。ところが、上述のようにFG周
期カウンタで計数したFG1周期間の速度誤差データをラ
ッチし、次のFG1周期間の速度誤差データを計数するた
めには、データラッチ時所定期間カウンタの計数動作を
停止して後、カウンタをリセットして再び周期の計数を
行っている。
上記従来技術は、FG周期カウンタの計数開始タイミング
が所定量遅れるので、FG周期計測値に誤差を生じ、高精
度の周波数弁別ができないといった欠点があった。
が所定量遅れるので、FG周期計測値に誤差を生じ、高精
度の周波数弁別ができないといった欠点があった。
本発明の目的はこの問題点を解決するためにある。
上記目的は、前述のFG周期カウンタの計数開始動作の遅
延時間に対応して、FG周期カウンタの計数値を補正する
ことにより、達成される。
延時間に対応して、FG周期カウンタの計数値を補正する
ことにより、達成される。
1.FG周期計測カウンタにおけるクロック入力禁止期間に
対応したクロック数だけ、カウンタのデコード値を補正
することにより、正確なFG周期の計測を行えるので、高
精度の周波数弁別が実現できる。
対応したクロック数だけ、カウンタのデコード値を補正
することにより、正確なFG周期の計測を行えるので、高
精度の周波数弁別が実現できる。
2.上記、クロック入力禁止期間に対応したクロック数に
相当した数値で、カウンタの低位ビットをプリセットす
ることにより、常に正確なFG周期計測を行える。
相当した数値で、カウンタの低位ビットをプリセットす
ることにより、常に正確なFG周期計測を行える。
〔実施例〕 以下、本発明を実施例により詳細に説明する。第１図は
本発明による周波数弁別装置の一実施例を示す図であ
る。
本発明による周波数弁別装置の一実施例を示す図であ
る。
第１図において、１はモータ、２はモータ１の回転速度
に関連した周波数発電信号（FG信号）を発生するFG発生
器、４は該FG信号を増幅してパルス整形するパルス整形
回路、５は所定周波数のクロックCKの入力端子である。
６は前記回路４よりパルス整形されたFG信号、即ち信号
SPを一周期毎にエッジ検出する、エツジ検出回路で、前
記クロックCKに同期した信号Seを出力する。７は後述す
るが、クロック入力禁止信号形成回路でこれにより、ク
ロック入力禁止信号Siを形成する。８はANDゲートで、
前記クロックCK及びクロック入力禁止信号Siが入力さ
れ、その出力はカウンタ11のクロック入力端子に接続さ
れる。９は遅延回路で、前記エッヂ検出信号Seを、クロ
ックCKの周期の整数倍の期間だけ遅延させた信号Sdを形
成し、後述のORゲート10に入力する。12はデコーダで、
カウンタ11の出力がある値になった時、“H"を出力し、
前記ORゲート10に入力する。ORゲート10の出力Ｒは、カ
ウンタ11のリセット端子に入力される。以上説明した信
号SP，Se，Si，Sd,Rのタイミング波形図を第３図に示
す。
に関連した周波数発電信号（FG信号）を発生するFG発生
器、４は該FG信号を増幅してパルス整形するパルス整形
回路、５は所定周波数のクロックCKの入力端子である。
６は前記回路４よりパルス整形されたFG信号、即ち信号
SPを一周期毎にエッジ検出する、エツジ検出回路で、前
記クロックCKに同期した信号Seを出力する。７は後述す
るが、クロック入力禁止信号形成回路でこれにより、ク
ロック入力禁止信号Siを形成する。８はANDゲートで、
前記クロックCK及びクロック入力禁止信号Siが入力さ
れ、その出力はカウンタ11のクロック入力端子に接続さ
れる。９は遅延回路で、前記エッヂ検出信号Seを、クロ
ックCKの周期の整数倍の期間だけ遅延させた信号Sdを形
成し、後述のORゲート10に入力する。12はデコーダで、
カウンタ11の出力がある値になった時、“H"を出力し、
前記ORゲート10に入力する。ORゲート10の出力Ｒは、カ
ウンタ11のリセット端子に入力される。以上説明した信
号SP，Se，Si，Sd,Rのタイミング波形図を第３図に示
す。
次に13はラッチ回路で、カウンタ11による計数データD1
を前述のエッジ検出信号Seのタイミングでラッチする。
14はパルス幅変調（PWM）信号形成回路で、基準信号発
生回路３からの基準信号とラッチ回路13の出力データD2
に基づき、該データD2の大きさに応じてパルス幅変調さ
れた信号PWMを生成する。15はローパスフィルタで、こ
のPWM信号を直流電圧に平滑し、速度誤差信号Ｅを形成
する。この速度誤差信号Ｅは、駆動増幅器16により増幅
されて、モータ１に供給され、モータ１が設定回転速度
になるように負帰還制御される。
を前述のエッジ検出信号Seのタイミングでラッチする。
14はパルス幅変調（PWM）信号形成回路で、基準信号発
生回路３からの基準信号とラッチ回路13の出力データD2
に基づき、該データD2の大きさに応じてパルス幅変調さ
れた信号PWMを生成する。15はローパスフィルタで、こ
のPWM信号を直流電圧に平滑し、速度誤差信号Ｅを形成
する。この速度誤差信号Ｅは、駆動増幅器16により増幅
されて、モータ１に供給され、モータ１が設定回転速度
になるように負帰還制御される。
次に本発明の特徴点について、第１図、第３図を用い
て、その動作を説明する。速度制御系が中心値でロック
している時のFG周波数をＳ、またクロックCKの周波数
をCPとした時、カウンタ11によるFG1周期の総計数値
Ｎは、 となる。本発明の実施例においては、その係数方法とし
て、上記総係数値Ｎを、基本係数値NOと、デコード値ND
に分け、（Ｎ＝NO＋ND）、FG1周期間の最初の係数値ND
（デコード値）で、まずカウンタ11をリセットする。そ
して、その後再びカウンタ11は計数開始し、次のFG信号
の立上りまで計数を続ける。そして、この後半の計数値
である基本計数値NOデータをもとに、カウンタ11の下位
の所定のビット出力によりFG周期に関するデータD1をラ
ッチ回路13にラッチする。
て、その動作を説明する。速度制御系が中心値でロック
している時のFG周波数をＳ、またクロックCKの周波数
をCPとした時、カウンタ11によるFG1周期の総計数値
Ｎは、 となる。本発明の実施例においては、その係数方法とし
て、上記総係数値Ｎを、基本係数値NOと、デコード値ND
に分け、（Ｎ＝NO＋ND）、FG1周期間の最初の係数値ND
（デコード値）で、まずカウンタ11をリセットする。そ
して、その後再びカウンタ11は計数開始し、次のFG信号
の立上りまで計数を続ける。そして、この後半の計数値
である基本計数値NOデータをもとに、カウンタ11の下位
の所定のビット出力によりFG周期に関するデータD1をラ
ッチ回路13にラッチする。
ここで上記計数データD1をラッチ回路13にラッチするた
めには、一旦カウンタ11の計数動作を中止し、カウンタ
11の出力状態を一時保持しておく必要がある。そのため
に本実施例では回路７でクロック入力禁止期間を作って
いる。これは第３図の信号SiのＩ部に示すように、FG信
号（信号SP）の立上りから、ｎ・τの期間（τはクロッ
クCKの周期、ｎは自然数）に担当し、この時信号“Si"
は“L"となり、ANDゲート８の働きにより、クロックCK
は、カウンタ11に入力されない。そして、このFG立上り
からｎ・τの遅延の後、信号Sdにより、カウンタ11はリ
セットされ、かつANDゲート８が開くので、クロックCK
が再びカウンタ11に入力され、カウンタ11は計数開始す
る。しかる後カウンタ11の計数値がNDになった時デコー
ダ12には“H"信号を出力し、これに基く信号Ｒでカウン
タ11をリセットする。この後カウンタは直ちに計数開始
し、次のFG立上りまで、（即ち計数値、NOまで）計数を
続ける。この後の動作は前述した通り、同様の動作を繰
り返す。以上の説明で分るように、速度系検波中心点で
のカウンタの総計数値Ｎは、データラッチのための、ク
ロック入力禁止期間Ｉ（ｎ・τの期間）を設けているた
めに、実際には、Ｎ−ｎの計数値に補正する必要があ
る。したがって本実施例では、デコーダ12でデコードす
るデコード値NDから、クロック入力禁止期間に相当す
る、クロック周波数ｎを差引いて、ND−ｎを補正デコー
ド値とした。こうすることにより、実際のFG周期を高精
度に計測することができる。
めには、一旦カウンタ11の計数動作を中止し、カウンタ
11の出力状態を一時保持しておく必要がある。そのため
に本実施例では回路７でクロック入力禁止期間を作って
いる。これは第３図の信号SiのＩ部に示すように、FG信
号（信号SP）の立上りから、ｎ・τの期間（τはクロッ
クCKの周期、ｎは自然数）に担当し、この時信号“Si"
は“L"となり、ANDゲート８の働きにより、クロックCK
は、カウンタ11に入力されない。そして、このFG立上り
からｎ・τの遅延の後、信号Sdにより、カウンタ11はリ
セットされ、かつANDゲート８が開くので、クロックCK
が再びカウンタ11に入力され、カウンタ11は計数開始す
る。しかる後カウンタ11の計数値がNDになった時デコー
ダ12には“H"信号を出力し、これに基く信号Ｒでカウン
タ11をリセットする。この後カウンタは直ちに計数開始
し、次のFG立上りまで、（即ち計数値、NOまで）計数を
続ける。この後の動作は前述した通り、同様の動作を繰
り返す。以上の説明で分るように、速度系検波中心点で
のカウンタの総計数値Ｎは、データラッチのための、ク
ロック入力禁止期間Ｉ（ｎ・τの期間）を設けているた
めに、実際には、Ｎ−ｎの計数値に補正する必要があ
る。したがって本実施例では、デコーダ12でデコードす
るデコード値NDから、クロック入力禁止期間に相当す
る、クロック周波数ｎを差引いて、ND−ｎを補正デコー
ド値とした。こうすることにより、実際のFG周期を高精
度に計測することができる。
第２図は本発明の周波数弁別装置の他の実施例を示す図
である。第２図で、第１図と同機能の回路ブロック、部
品信号名は第１図と同符号で示した。また第３図におけ
る各部信号タイミング図は第４図に示す。
である。第２図で、第１図と同機能の回路ブロック、部
品信号名は第１図と同符号で示した。また第３図におけ
る各部信号タイミング図は第４図に示す。
第２図に示す本実施例の特徴は、カウンタ11′の低位ビ
ットをプリセットするためのプリセット回路を付加した
点である。よって次に、第２図，第４図にしたがって、
本実施例の動作を説明する。本実施例におけるFG周期計
数方法は、FG周期計数値Ｎを直接連続して計数し、FG信
号の立上りの度に、カウンタ11′の下位の所定ビット数
のみに着目して、FG周期データをラッチ回路13にラッチ
する。したがって本実施例では、第１の実施例で用いた
デコーダ12とORゲート10は用いない。本実施例でも、ク
ロック入力禁止信号形成回路７により、第４図に示すよ
うに、クロック入力禁止期間Ｉを設ける信号Si、また、
遅延回路９による、カウンタ11′のリセット用信号Ｒを
形成することは、前実施例と同様であり、信号Siによる
クロック入力禁止期間も前例と同様にｎ・τとする。こ
の時、このクロック入力禁止期間ｎ・τに相当する。ク
ロック周期数ｎだけプリセット回路17により、カウンタ
11′の下位ビットをプリセットしておく。そうすること
によりカウンタ11′の計数動作は、第４図に示したよう
に、FG1周期間において、Ｎ−ｎ個計数することにな
り、前述した、クロック入力禁止期間ｎ・τの分だけ補
正することができ、常にカウンタ11′は、正確にFG周期
を計測することができる。
ットをプリセットするためのプリセット回路を付加した
点である。よって次に、第２図，第４図にしたがって、
本実施例の動作を説明する。本実施例におけるFG周期計
数方法は、FG周期計数値Ｎを直接連続して計数し、FG信
号の立上りの度に、カウンタ11′の下位の所定ビット数
のみに着目して、FG周期データをラッチ回路13にラッチ
する。したがって本実施例では、第１の実施例で用いた
デコーダ12とORゲート10は用いない。本実施例でも、ク
ロック入力禁止信号形成回路７により、第４図に示すよ
うに、クロック入力禁止期間Ｉを設ける信号Si、また、
遅延回路９による、カウンタ11′のリセット用信号Ｒを
形成することは、前実施例と同様であり、信号Siによる
クロック入力禁止期間も前例と同様にｎ・τとする。こ
の時、このクロック入力禁止期間ｎ・τに相当する。ク
ロック周期数ｎだけプリセット回路17により、カウンタ
11′の下位ビットをプリセットしておく。そうすること
によりカウンタ11′の計数動作は、第４図に示したよう
に、FG1周期間において、Ｎ−ｎ個計数することにな
り、前述した、クロック入力禁止期間ｎ・τの分だけ補
正することができ、常にカウンタ11′は、正確にFG周期
を計測することができる。
上記第２の実施例のほかに、図示しないが第１の実施例
において、デコーダ12によるデコード値NDをND−ｎに補
正せず、デコード値はNDのままで、第２の実施例で用い
た、プリセット回路17によるカウンタ11′のプリセット
動作による補正を行なっても、同様の機能を実現でき
る。
において、デコーダ12によるデコード値NDをND−ｎに補
正せず、デコード値はNDのままで、第２の実施例で用い
た、プリセット回路17によるカウンタ11′のプリセット
動作による補正を行なっても、同様の機能を実現でき
る。
本発明によれば、ディジタル方式のモータ周波数弁別装
置において、高精度の周波数弁別が実現でき、モータの
回転速度のオフセットや回転むらが低減し、これを磁気
記録再生装置等に応用した場合、ジッターやワウフラッ
タ性能のきわめて良好なシステムを実現できる。
置において、高精度の周波数弁別が実現でき、モータの
回転速度のオフセットや回転むらが低減し、これを磁気
記録再生装置等に応用した場合、ジッターやワウフラッ
タ性能のきわめて良好なシステムを実現できる。
第１図は本発明の周波数弁別装置を示す１実施例、第２
図はその第２の実施例を示す図、第３図は第２図の周波
数弁別装置の各部信号を示すタイミング図、第４図は第
２図の実施例における各部信号タイミング図である。 １……モータ,7……クロック入力禁止回路、９……遅延
回路、11,11′……カウンタ,12……デコーダ,13……ラ
ッチ回路,14……PWM信号形成回路,17……プリセット回
路。
図はその第２の実施例を示す図、第３図は第２図の周波
数弁別装置の各部信号を示すタイミング図、第４図は第
２図の実施例における各部信号タイミング図である。 １……モータ,7……クロック入力禁止回路、９……遅延
回路、11,11′……カウンタ,12……デコーダ,13……ラ
ッチ回路,14……PWM信号形成回路,17……プリセット回
路。
Claims (3)
- 【請求項１】モータの回転速度に関連して得られた、周
波数信号の周期を所定周波数CPのクロックで計数する
カウンタと、該カウンタで計数した前記周波数信号の周
期に基づくデータをラッチするラッチ回路と、このラッ
チ動作時に前記カウンタの計数動作を所定期間停止する
ゲート回路と、前記ラッチデータをもとに、設定回転速
度からの偏差量に応じた速度誤差電圧を生成して、モー
タを負帰還制御するディジタルサーボシステムにおい
て、モータの設定基準回転周波数Ｓに対応するカウン
タ総計数値を とした時、前記ゲート回路におけるカウンタ計数動作停
止期間に対応した、前記クロック計数値ｎを前記総計数
値Ｎから差引いた値Ｎ−ｎを、設定基準回転速度に対応
した、カウンタによる設定基準総計数値とすることを特
徴とする周波数弁別装置。 - 【請求項２】特許請求の範囲第１項において、上記カウ
ンタの計数値を所定の値ND（＜Ｎ）でデコードするデコ
ーダと、このデコーダの出力をもとに該カウンタをリセ
ットする手段を有し、上記カウンタ計数動作停止期間に
対応したクロック計数値ｎにしたがって、前記デコーダ
値NDを調整し、カウンタによる設定基準総計数値をＮ−
ｎとする周波数弁別装置。 - 【請求項３】特許請求の範囲第１項において、上記カウ
ンタ計数動作停止期間に対応したクロック計数値ｎで、
該カウンタの低位ビットをプリセットする手段を有し、
カウンタによる設定基準総計数値をＮ−ｎとする周波数
弁別装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61050355A JPH0775477B2 (ja) | 1986-03-10 | 1986-03-10 | 周波数弁別装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61050355A JPH0775477B2 (ja) | 1986-03-10 | 1986-03-10 | 周波数弁別装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62210875A JPS62210875A (ja) | 1987-09-16 |
| JPH0775477B2 true JPH0775477B2 (ja) | 1995-08-09 |
Family
ID=12856590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61050355A Expired - Lifetime JPH0775477B2 (ja) | 1986-03-10 | 1986-03-10 | 周波数弁別装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0775477B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02246783A (ja) * | 1989-03-15 | 1990-10-02 | Sharp Corp | 速度制御装置 |
-
1986
- 1986-03-10 JP JP61050355A patent/JPH0775477B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62210875A (ja) | 1987-09-16 |
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