JPS6216568A - 回路内蔵受光素子 - Google Patents
回路内蔵受光素子Info
- Publication number
- JPS6216568A JPS6216568A JP60157712A JP15771285A JPS6216568A JP S6216568 A JPS6216568 A JP S6216568A JP 60157712 A JP60157712 A JP 60157712A JP 15771285 A JP15771285 A JP 15771285A JP S6216568 A JPS6216568 A JP S6216568A
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- JP
- Japan
- Prior art keywords
- circuit
- photodiode
- layer
- type
- dielectric layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Solid State Image Pick-Up Elements (AREA)
- Light Receiving Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、フォトダイオードとこれの増＠および波形整
形用の信号処理回路とが形成された回路内蔵受光素子に
関するものである。
形用の信号処理回路とが形成された回路内蔵受光素子に
関するものである。
〈従来の技術〉
この種の従来の回路内蔵受光素子は、一般に第３図およ
び第４図に示すような構成になっている。
び第４図に示すような構成になっている。
先ず第３図の受光素子は、同（ａ）図に示すようにＰ型
基板１上に形成されたＮ型エピタキシャル層２が分離拡
散層３により信号処理回路４から分離され、Ｎ、型エピ
タキシャル層２とＰ型基板１の間およびＮ型エピタキシ
ャル層２と分離拡散層３の間でそれぞれフォトダイオー
ドが形成され、Ｎ型拡散層５と分離拡散層３とに金属電
極６．７を設けた構成になっている。そして、電極６を
正とし電憚７を負としてフォトダイオードのＰＮ接合部
に逆バイアスを印加するので、同図中）図に示すように
、信号処理回路４からフォトダイオードＤに電流■を引
き出す状態で使用される。
基板１上に形成されたＮ型エピタキシャル層２が分離拡
散層３により信号処理回路４から分離され、Ｎ、型エピ
タキシャル層２とＰ型基板１の間およびＮ型エピタキシ
ャル層２と分離拡散層３の間でそれぞれフォトダイオー
ドが形成され、Ｎ型拡散層５と分離拡散層３とに金属電
極６．７を設けた構成になっている。そして、電極６を
正とし電憚７を負としてフォトダイオードのＰＮ接合部
に逆バイアスを印加するので、同図中）図に示すように
、信号処理回路４からフォトダイオードＤに電流■を引
き出す状態で使用される。
一方、第４図の受光素子は、同＋８）図に示すようにＰ
型基板１上に埋込拡散層８を介在させて形成されたＮ型
エピタキシャル層２が、第３図のものと同様に分離拡散
層３により信号処理回路４から分離され、Ｎ型エピタキ
シャル層２とこの表面に形成されたＰ型拡散層９との間
にフォトダイオードが形成され、Ｎ型拡散層５およびＰ
型拡散層９に金属電極６．７を設けた構成になっゼいる
。そして、電極６を正とし且つ電極７を負としてフォト
ダイオードのＰＮ接合部に逆バイアスを印加するので、
同図価）図に示すように、フォトダイオードＤを通じて
信号処理回路４に電流■が流れ込む状態で使用される。
型基板１上に埋込拡散層８を介在させて形成されたＮ型
エピタキシャル層２が、第３図のものと同様に分離拡散
層３により信号処理回路４から分離され、Ｎ型エピタキ
シャル層２とこの表面に形成されたＰ型拡散層９との間
にフォトダイオードが形成され、Ｎ型拡散層５およびＰ
型拡散層９に金属電極６．７を設けた構成になっゼいる
。そして、電極６を正とし且つ電極７を負としてフォト
ダイオードのＰＮ接合部に逆バイアスを印加するので、
同図価）図に示すように、フォトダイオードＤを通じて
信号処理回路４に電流■が流れ込む状態で使用される。
〈発明が解決しようとする問題点〉
ところで、第３図の受光素子は、前述のように回路４か
ら電流を引き出す状態でのみの使用に限定され、しかも
、この場合のアノード側はＰ型基板１であるためにアー
ス電位にしか設定できない。
ら電流を引き出す状態でのみの使用に限定され、しかも
、この場合のアノード側はＰ型基板１であるためにアー
ス電位にしか設定できない。
一方、第４図の受光素子は、Ｎ型エピタキシャル層２と
Ｐ型拡散層９との間でフォトダイオードＤが形成されて
いて、回路４に電流が流れ込む状態で使用され、この場
合のカソード側のＮ型エピタキシャル層２は定電位Ｖｓ
または電源電圧Ｖｃｃに設定されるのが通常であり、ア
ノードおよびカソード共に任意の電位に設定できる利点
がある。
Ｐ型拡散層９との間でフォトダイオードＤが形成されて
いて、回路４に電流が流れ込む状態で使用され、この場
合のカソード側のＮ型エピタキシャル層２は定電位Ｖｓ
または電源電圧Ｖｃｃに設定されるのが通常であり、ア
ノードおよびカソード共に任意の電位に設定できる利点
がある。
その反面、同図（Ｃ１図に実線で示すように、回路４か
ら電流Ｉを引き出す状態で使用した場合には、同（Ｃ）
図に破線で示すようにＮ型エピタキシャル層２とＰ型基
板１との間およびＮ型エピタキシャル層２と分離拡散層
３との間にそれぞれ形成される寄生フォトダイオードＤ
′に光電流が流れ、この光電流も信号電流として信号処
理回路４で信号処理されてしまう問題があるため、電流
が流れ込む状態でしか使用することができない。
ら電流Ｉを引き出す状態で使用した場合には、同（Ｃ）
図に破線で示すようにＮ型エピタキシャル層２とＰ型基
板１との間およびＮ型エピタキシャル層２と分離拡散層
３との間にそれぞれ形成される寄生フォトダイオードＤ
′に光電流が流れ、この光電流も信号電流として信号処
理回路４で信号処理されてしまう問題があるため、電流
が流れ込む状態でしか使用することができない。
即ち、第３図の受光素子は、回路４から電流Ｉを取り出
す状態での使用に限定されるとともに、アノードおよび
カソードの電位を任意に設定できないものであり、第４
図の受光素子は、アノードおよびカソードの電位を任意
に設定できるが、回路４に電流Ｉが流れ込む状態での使
用に限定される。従って、回路４から電流を引き出す状
態で使用でき、且つアノードおよびカソードの電位を任
意に設定できる受光素子が存在しなかったために、回路
４の設計に自ずと規制があって自由に設計できない問題
がある。
す状態での使用に限定されるとともに、アノードおよび
カソードの電位を任意に設定できないものであり、第４
図の受光素子は、アノードおよびカソードの電位を任意
に設定できるが、回路４に電流Ｉが流れ込む状態での使
用に限定される。従って、回路４から電流を引き出す状
態で使用でき、且つアノードおよびカソードの電位を任
意に設定できる受光素子が存在しなかったために、回路
４の設計に自ずと規制があって自由に設計できない問題
がある。
本発明は、前記従来の問題点に鑑みなされたもので、回
路からフォトダイオードに電流を引き出す状態で使用で
き、且つアノードおよびカソードの電位を任意に設定す
ることのできる回路内蔵受光素子を提供することを目的
とするものである。
路からフォトダイオードに電流を引き出す状態で使用で
き、且つアノードおよびカソードの電位を任意に設定す
ることのできる回路内蔵受光素子を提供することを目的
とするものである。
〈問題点を解決する為の手段〉
本発明は、前記目的を達成するために、フォトダイオー
ドとこれの信号処理回路とを備えたものにおいて、前記
フォトダイオードが、基体となる基板またはエピタキシ
ャル層との間を誘電体層によりアイソレートされて形成
されるとともに、前記フォトダイオードが、前記信号処
理回路との間を前記誘電体層によりアイソレートされて
成る構成を要旨とするものである。
ドとこれの信号処理回路とを備えたものにおいて、前記
フォトダイオードが、基体となる基板またはエピタキシ
ャル層との間を誘電体層によりアイソレートされて形成
されるとともに、前記フォトダイオードが、前記信号処
理回路との間を前記誘電体層によりアイソレートされて
成る構成を要旨とするものである。
く作用〉
前記構成としたことにより、フォトダイオードが誘電体
層によって信号処理回路並びに基本となる基板またはエ
ピタキシャル層から何れもアイソレートされるから、フ
ォトダイオードのアノードおよびカソードの電位を任意
に設定できるとともに、フォトダイオードに回路から電
流を引き出す状態で使用することができる。また、寄生
フォトダイオードが存在しないので、信号電流に用いな
い光電流は一切流れない。
層によって信号処理回路並びに基本となる基板またはエ
ピタキシャル層から何れもアイソレートされるから、フ
ォトダイオードのアノードおよびカソードの電位を任意
に設定できるとともに、フォトダイオードに回路から電
流を引き出す状態で使用することができる。また、寄生
フォトダイオードが存在しないので、信号電流に用いな
い光電流は一切流れない。
〈実施例〉
以下、本発明の一実施例を詳説する。
第１図において、第３図および第４図と同−若しくは同
等のものには同一の符号が付してあり、第４図のものに
対して、分離拡散層３および埋込拡散層８を除去し、こ
れに代わるアイソレートの手段として誘電体層１０を設
け、この誘電体層１゜によって、Ｎ型シリコン単結晶層
１１を回路４およびＰ型基板ｌからそれぞれアイソレー
トした点において相違している。
等のものには同一の符号が付してあり、第４図のものに
対して、分離拡散層３および埋込拡散層８を除去し、こ
れに代わるアイソレートの手段として誘電体層１０を設
け、この誘電体層１゜によって、Ｎ型シリコン単結晶層
１１を回路４およびＰ型基板ｌからそれぞれアイソレー
トした点において相違している。
前記構成とした回路内蔵受光素子は、Ｎ型シリコン単結
晶層１１とＰ型拡散層９との間において第２図に示すよ
うにフォトダイオードＤが形成され、例えばアノード側
のＰ型拡散層９を定電位Ｖｓとしてアノードおよびカソ
ードを任意の電位に設定でき、回路４から電流■を引き
出す状態で使用される。また、Ｎ型シリコン単結晶層１
１とＰ型基板１との間は誘電体層１０によってアイソレ
ートされているから、寄生フォトダイオードが存在しな
い、尚、フォトダイオードＤの回路４からのアイソレー
ト手段として、従来のＰ型分離拡散層３に代わり実施例
のように誘電体層ｌＯを用いても、何ら問題は生じない
、また、第２図に破線で示すように誘電体層１０の両側
に静電容量が生じるが、受光素子の動作には何ら影響が
ない、又、基体として基板１の代わりにエピタキシャル
層を用いても良い。
晶層１１とＰ型拡散層９との間において第２図に示すよ
うにフォトダイオードＤが形成され、例えばアノード側
のＰ型拡散層９を定電位Ｖｓとしてアノードおよびカソ
ードを任意の電位に設定でき、回路４から電流■を引き
出す状態で使用される。また、Ｎ型シリコン単結晶層１
１とＰ型基板１との間は誘電体層１０によってアイソレ
ートされているから、寄生フォトダイオードが存在しな
い、尚、フォトダイオードＤの回路４からのアイソレー
ト手段として、従来のＰ型分離拡散層３に代わり実施例
のように誘電体層ｌＯを用いても、何ら問題は生じない
、また、第２図に破線で示すように誘電体層１０の両側
に静電容量が生じるが、受光素子の動作には何ら影響が
ない、又、基体として基板１の代わりにエピタキシャル
層を用いても良い。
〈発明の効果〉
畝上のように本発明の回路内蔵受光素子によると、フォ
トダイオードを誘電体層によって基体となる基板または
エピタキシャル層および回路からアイソレートした構成
としたので、フォトダイオードをその信号処理回路から
電流を引き出す状態で使用でき、且つアノードおよびカ
ソードの各電位をそれぞれ任意に設定することのできる
全く新規な回路内蔵受光素子を提供することができ、回
路設計の自由度が格段に向上する。また、寄生フォトダ
イオードが全く形成されず、更に、信号処理回路の高耐
圧化を達成できる利点がある。
トダイオードを誘電体層によって基体となる基板または
エピタキシャル層および回路からアイソレートした構成
としたので、フォトダイオードをその信号処理回路から
電流を引き出す状態で使用でき、且つアノードおよびカ
ソードの各電位をそれぞれ任意に設定することのできる
全く新規な回路内蔵受光素子を提供することができ、回
路設計の自由度が格段に向上する。また、寄生フォトダ
イオードが全く形成されず、更に、信号処理回路の高耐
圧化を達成できる利点がある。
第１図は本発明の回路内蔵受光素子の一実施例の構成を
示す縦断面図、第２図は第１図の回路構成を示すブロッ
ク図、第３図（ａ）、 （ｂ）図はそれぞれ従来の回路
内蔵受光素子の縦断面図および回路構成を示すブロック
図、第４図（ａ）、 （ｂ１図はそれぞれ他の従来例の
縦断面図およびブロック図、同（Ｃ）図は同（Ｊｌ）図
の受光素子を回路から電流を引き出す状態で使用した場
合のブロック図である。 １・・・基板 ４・・・信号処理回路 １０・・・誘電体層 Ｄ・・・フォトダイオード
示す縦断面図、第２図は第１図の回路構成を示すブロッ
ク図、第３図（ａ）、 （ｂ）図はそれぞれ従来の回路
内蔵受光素子の縦断面図および回路構成を示すブロック
図、第４図（ａ）、 （ｂ１図はそれぞれ他の従来例の
縦断面図およびブロック図、同（Ｃ）図は同（Ｊｌ）図
の受光素子を回路から電流を引き出す状態で使用した場
合のブロック図である。 １・・・基板 ４・・・信号処理回路 １０・・・誘電体層 Ｄ・・・フォトダイオード
Claims (1)
- フォトダイオードとこれの信号処理回路とを備えた回
路内蔵受光素子において、前記フォトダイオードが、基
体となる基板またはエピタキシャル層との間を誘電体層
によりアイソレートされて形成されるとともに、前記フ
ォトダイオードが、前記信号処理回路との間を前記誘電
体層によりアイソレートされて成ることを特徴とする回
路内蔵受光素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60157712A JPS6216568A (ja) | 1985-07-15 | 1985-07-15 | 回路内蔵受光素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60157712A JPS6216568A (ja) | 1985-07-15 | 1985-07-15 | 回路内蔵受光素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6216568A true JPS6216568A (ja) | 1987-01-24 |
Family
ID=15655722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60157712A Pending JPS6216568A (ja) | 1985-07-15 | 1985-07-15 | 回路内蔵受光素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6216568A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0535750U (ja) * | 1991-10-11 | 1993-05-14 | 株式会社イナツクス | 化粧ミラーの梱包構造 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57100761A (en) * | 1980-12-16 | 1982-06-23 | Fujitsu Ltd | Semiconductor light sensitive device |
-
1985
- 1985-07-15 JP JP60157712A patent/JPS6216568A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57100761A (en) * | 1980-12-16 | 1982-06-23 | Fujitsu Ltd | Semiconductor light sensitive device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0535750U (ja) * | 1991-10-11 | 1993-05-14 | 株式会社イナツクス | 化粧ミラーの梱包構造 |
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