JPH0661272A - 電荷転送装置 - Google Patents
電荷転送装置Info
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- JPH0661272A JPH0661272A JP4127006A JP12700692A JPH0661272A JP H0661272 A JPH0661272 A JP H0661272A JP 4127006 A JP4127006 A JP 4127006A JP 12700692 A JP12700692 A JP 12700692A JP H0661272 A JPH0661272 A JP H0661272A
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- 238000002955 isolation Methods 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 230000005669 field effect Effects 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 238000001514 detection method Methods 0.000 abstract description 13
- 230000035945 sensitivity Effects 0.000 abstract description 8
- 239000006185 dispersion Substances 0.000 abstract 3
- 238000004519 manufacturing process Methods 0.000 abstract 1
- 108091006146 Channels Proteins 0.000 description 17
- 239000012535 impurity Substances 0.000 description 3
- 101000857682 Homo sapiens Runt-related transcription factor 2 Proteins 0.000 description 2
- 102100025368 Runt-related transcription factor 2 Human genes 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
- H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
- H01L29/76816—Output structures
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
- G11C19/285—Peripheral circuits, e.g. for writing into the first stage; for reading-out of the last stage
-
- H—ELECTRICITY
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1066—Gate region of field-effect devices with PN junction gate
Landscapes
- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】
【目的】電荷転送装置の電荷検出部の高性能化に関し、
RJG型の電荷検出部の低雑音化、製造ばらつきの低減
が目的である。 【構成】RJG型電荷検出器のドレイン領域4a1,4
a2、ソース領域6a間の距離に対して、リセットゲー
ト電極3a,ソース領域6a間の距離を長くするためド
レイン領域4a1,4a2をチャネルストッパは独立に
設け、感度ばらつきを少なくするだけでなく、リセット
雑音が信号に混入することを少なくしている。同様に、
ソース、出力ゲート間の距離を長くする事で感度ばらつ
きを少なくしている。
RJG型の電荷検出部の低雑音化、製造ばらつきの低減
が目的である。 【構成】RJG型電荷検出器のドレイン領域4a1,4
a2、ソース領域6a間の距離に対して、リセットゲー
ト電極3a,ソース領域6a間の距離を長くするためド
レイン領域4a1,4a2をチャネルストッパは独立に
設け、感度ばらつきを少なくするだけでなく、リセット
雑音が信号に混入することを少なくしている。同様に、
ソース、出力ゲート間の距離を長くする事で感度ばらつ
きを少なくしている。
Description
【0001】
【産業上の利用分野】本発明は電荷転送装置に関し、詳
しくはその出力部に関するものである。
しくはその出力部に関するものである。
【0002】
【従来の技術】RJG型電荷検出素子はテレビジョン学
会技術報告、第14巻、第16号、第19頁から第24
頁、1990年、2月、に示されている。図3(a)は
RJG型電荷検出素子の平面図、図3(b)は図3
(a)のA−A線拡大断面図である。
会技術報告、第14巻、第16号、第19頁から第24
頁、1990年、2月、に示されている。図3(a)は
RJG型電荷検出素子の平面図、図3(b)は図3
(a)のA−A線拡大断面図である。
【0003】出力ゲート電極2とリセットゲート電極3
の間に島状のP+ 領域が形成され、この領域をソース領
域6、電荷検出部分周辺の素子分離領域をドレイン領域
4−1,4−2,ソース領域周囲に接合ゲート領域5が
設けられ、これらによりP型の接合型FETをなしてい
る。ソース領域6周囲の環状の接合ゲート領域5がRJ
G(リング・ジャンクション・ゲート(Ring Ju
nction Gate))と呼ばれ、電荷検出容量を
兼ねている。ドレイン領域4はP型のチャネルストッパ
11(素子分離領域)と共通になっている。これらによ
り構成される接合型FETがドライバーとなり負荷用接
合型FET14と共にソースフォロアをなしている。
の間に島状のP+ 領域が形成され、この領域をソース領
域6、電荷検出部分周辺の素子分離領域をドレイン領域
4−1,4−2,ソース領域周囲に接合ゲート領域5が
設けられ、これらによりP型の接合型FETをなしてい
る。ソース領域6周囲の環状の接合ゲート領域5がRJ
G(リング・ジャンクション・ゲート(Ring Ju
nction Gate))と呼ばれ、電荷検出容量を
兼ねている。ドレイン領域4はP型のチャネルストッパ
11(素子分離領域)と共通になっている。これらによ
り構成される接合型FETがドライバーとなり負荷用接
合型FET14と共にソースフォロアをなしている。
【0004】つぎに、動作について説明する。CCD1
より転送されてきた信号電荷は接合ゲート領域5に蓄積
される。これに伴い生じる接合ゲートの電位変動によ
り、接合ゲート直下のPウェル10を流れるホール電流
が変調される。すなわち、出力の電圧変化となって検出
される。
より転送されてきた信号電荷は接合ゲート領域5に蓄積
される。これに伴い生じる接合ゲートの電位変動によ
り、接合ゲート直下のPウェル10を流れるホール電流
が変調される。すなわち、出力の電圧変化となって検出
される。
【0005】次に、リセットゲートの電圧制御により接
合ゲートの電荷はリセットドレイン17へ排出され、接
合ゲート領域の電位はリセットドレインの電圧にリセッ
トされる。この動作を繰り返すことで順次電荷を電圧に
変換して検出することができる。
合ゲートの電荷はリセットドレイン17へ排出され、接
合ゲート領域の電位はリセットドレインの電圧にリセッ
トされる。この動作を繰り返すことで順次電荷を電圧に
変換して検出することができる。
【0006】
【発明が解決しようとする課題】従来例のRJG型電荷
検出素子では、チャネル長は長い程電流は変調を受け易
く検出効率が高くなる。しかし、実際にはチャネル長が
短いほど電流は流れ易くなり、検出効率は最もチャネル
長の短い部位に依存する。
検出素子では、チャネル長は長い程電流は変調を受け易
く検出効率が高くなる。しかし、実際にはチャネル長が
短いほど電流は流れ易くなり、検出効率は最もチャネル
長の短い部位に依存する。
【0007】また、リセットゲート領域3の直下部とソ
ース領域6間の距離Bがソース領域6とドレイン領域4
−1,4−2間の距離C1,C2より短いと、前述した
理由からリセットゲート方向に検出電流が流れる。この
ため、リセット動作時にリセットゲートに加えるリセッ
トパルスによりホール電流が変調され出力信号に大きな
雑音が発生する。また、出力ゲート電極2直下部とソー
ス領域6の距離Aについても目ズレによる特性変化が無
視できない。また、リセットゲート電極と接合ゲートと
の間の寄生容量が大きく、検出感度が低いという問題点
がある。
ース領域6間の距離Bがソース領域6とドレイン領域4
−1,4−2間の距離C1,C2より短いと、前述した
理由からリセットゲート方向に検出電流が流れる。この
ため、リセット動作時にリセットゲートに加えるリセッ
トパルスによりホール電流が変調され出力信号に大きな
雑音が発生する。また、出力ゲート電極2直下部とソー
ス領域6の距離Aについても目ズレによる特性変化が無
視できない。また、リセットゲート電極と接合ゲートと
の間の寄生容量が大きく、検出感度が低いという問題点
がある。
【0008】
【課題を解決するための手段】本発明の電荷転送装置は
第1導電型半導体基板の表面部に形成された第2導電型
ウェル領域中に、第2導電型素子分離領域により区画し
て設けられた第1導電型転送チャネル領域を有し、前記
第1導電型転送チャネル領域の表面にゲート絶縁膜を介
してそれぞれ形成された電荷転送電極および出力ゲート
電極を備えた電荷転送素子と、前記電荷素子の出力端で
前記第1導電型転送チャネル領域に連結する第1導電型
の接合ゲート領域、前記接合ゲート領域の表面から前記
第2導電型ウェルに達して選択的に形成された第2導電
型のソース領域、前記第2導電型ウェル領域の一部を電
流チャネル、前記素子分離領域の一部に隣接する第2導
電型領域をドレイン領域とした接合型電界効果トランジ
スタと、前記接合ゲート領域に隣接してゲート絶縁膜を
介して形成されたリセットゲート電極を有するリセット
トランジスタとを有し、前記ソース領域と前記ドレイン
領域間の距離より、前記ソース領域と前記出力ゲートお
よびまたは前記リセットゲート電極間の距離が長く形成
されているというものである。
第1導電型半導体基板の表面部に形成された第2導電型
ウェル領域中に、第2導電型素子分離領域により区画し
て設けられた第1導電型転送チャネル領域を有し、前記
第1導電型転送チャネル領域の表面にゲート絶縁膜を介
してそれぞれ形成された電荷転送電極および出力ゲート
電極を備えた電荷転送素子と、前記電荷素子の出力端で
前記第1導電型転送チャネル領域に連結する第1導電型
の接合ゲート領域、前記接合ゲート領域の表面から前記
第2導電型ウェルに達して選択的に形成された第2導電
型のソース領域、前記第2導電型ウェル領域の一部を電
流チャネル、前記素子分離領域の一部に隣接する第2導
電型領域をドレイン領域とした接合型電界効果トランジ
スタと、前記接合ゲート領域に隣接してゲート絶縁膜を
介して形成されたリセットゲート電極を有するリセット
トランジスタとを有し、前記ソース領域と前記ドレイン
領域間の距離より、前記ソース領域と前記出力ゲートお
よびまたは前記リセットゲート電極間の距離が長く形成
されているというものである。
【0009】
【実施例】図1(a)は本発明の第1の実施例を示す平
面図、図1(b)は図1(a)のA−A線拡大断面図 この実施例はN型シリコン基板9の表面部に形成された
P型ウェル領域10中に、P+ 型素子分離領域(チャネ
ルストッパ11)により区画して設けられたN型転送チ
ャネル領域8を有し、N型転送チャネル領域8の表面に
ゲート酸化膜を介してそれぞれ形成された電荷転送電極
2l,2m,2nおよび出力ゲート電極2を備えたCC
D1と、CCD1の出力端でN型転送チャネル領域8に
連結するN型の接合ゲート領域5a、接合ゲート領域5
aの表面からP型ウェル領域10に達して選択的に形成
されたP型のソース領域6a、P型ウェル領域10の一
部を電流チャネル、チャネルストッパ11に隣接するP
型領域をドレイン領域4a1,4a2とした接合型電界
効果トランジスタと、接合ゲート領域5aに隣接してゲ
ート酸化膜を介して形成されたリセットゲート電極3a
を有するリセットトランジスタとを有し、ソース領域6
aとドレイン領域4a1,4a2間の距離C1,C2よ
り、ソース領域6aと出力ゲート電極2またはリセット
ゲート電極3aとの間の距離AまたはBが大きく形成さ
れている。ドレイン領域4a1,4a2で挟まれた部分
で、接合ゲートのN型拡散層の幅はやつ狭くなってい
る。ドレイン領域4a1,ソース領域6aおよびドレイ
ン領域4a2は同一のフォトマスクを用いてパターニン
グされ、不純物イオンの注入工程も同一であるので、C
1とC2はほとんどばらつきなく形成することができ
る。従ってA,B〉C1,C2が常に成立つように設計
することが可能である。このため、検出電流はリセット
ゲートや出力ゲート方向には、ほとんど流れず主にドレ
イン−ソース間に流れる。よって、リセットゲートの電
圧変化によるホール電流の変調が少なくなり、雑音成分
は減少する。例えば、P型ウェル領域10の不純物濃度
2×1015cm-3、接合ゲート領域5aの不純物濃度3
×1015cm-3、A=B=7μm,C1=C2=6μm
の場合、前述の雑音成分は20%程度減少した。また、
A,BをC1,C2より確実に大きくできるので、リセ
ットゲートおよび出力ゲートとソース、ドレイン間の目
ズレによる感度ばらつきを低減する事が出来る。
面図、図1(b)は図1(a)のA−A線拡大断面図 この実施例はN型シリコン基板9の表面部に形成された
P型ウェル領域10中に、P+ 型素子分離領域(チャネ
ルストッパ11)により区画して設けられたN型転送チ
ャネル領域8を有し、N型転送チャネル領域8の表面に
ゲート酸化膜を介してそれぞれ形成された電荷転送電極
2l,2m,2nおよび出力ゲート電極2を備えたCC
D1と、CCD1の出力端でN型転送チャネル領域8に
連結するN型の接合ゲート領域5a、接合ゲート領域5
aの表面からP型ウェル領域10に達して選択的に形成
されたP型のソース領域6a、P型ウェル領域10の一
部を電流チャネル、チャネルストッパ11に隣接するP
型領域をドレイン領域4a1,4a2とした接合型電界
効果トランジスタと、接合ゲート領域5aに隣接してゲ
ート酸化膜を介して形成されたリセットゲート電極3a
を有するリセットトランジスタとを有し、ソース領域6
aとドレイン領域4a1,4a2間の距離C1,C2よ
り、ソース領域6aと出力ゲート電極2またはリセット
ゲート電極3aとの間の距離AまたはBが大きく形成さ
れている。ドレイン領域4a1,4a2で挟まれた部分
で、接合ゲートのN型拡散層の幅はやつ狭くなってい
る。ドレイン領域4a1,ソース領域6aおよびドレイ
ン領域4a2は同一のフォトマスクを用いてパターニン
グされ、不純物イオンの注入工程も同一であるので、C
1とC2はほとんどばらつきなく形成することができ
る。従ってA,B〉C1,C2が常に成立つように設計
することが可能である。このため、検出電流はリセット
ゲートや出力ゲート方向には、ほとんど流れず主にドレ
イン−ソース間に流れる。よって、リセットゲートの電
圧変化によるホール電流の変調が少なくなり、雑音成分
は減少する。例えば、P型ウェル領域10の不純物濃度
2×1015cm-3、接合ゲート領域5aの不純物濃度3
×1015cm-3、A=B=7μm,C1=C2=6μm
の場合、前述の雑音成分は20%程度減少した。また、
A,BをC1,C2より確実に大きくできるので、リセ
ットゲートおよび出力ゲートとソース、ドレイン間の目
ズレによる感度ばらつきを低減する事が出来る。
【0010】図2に第2の実施例を示す。第1の実施例
との相違点はドレイン領域4b1,4b2をソース領域
6bの周辺全面にし、チャネル領域が均等に広くなるよ
うに形状に工夫を加えた点である。接合ゲート領域の外
周は正方形に2つの出っ張りが設けられた形をしている
ので、A,Bは必らずC1,C2より大きくなる。また
このような形状ではチャネル領域が広くとれ、検出感度
の向上がはかれる。また、この形状ではリセットゲート
電極3b、出力ゲート電極2とソース領域6bの間にド
レイン領域が存在するため、従来例で発生していたリセ
ットゲート下のホール電流の変調による雑音の問題はほ
とんど発生しない。また、第1の実施例と同様に感度ば
らつきの低減がはかれる。
との相違点はドレイン領域4b1,4b2をソース領域
6bの周辺全面にし、チャネル領域が均等に広くなるよ
うに形状に工夫を加えた点である。接合ゲート領域の外
周は正方形に2つの出っ張りが設けられた形をしている
ので、A,Bは必らずC1,C2より大きくなる。また
このような形状ではチャネル領域が広くとれ、検出感度
の向上がはかれる。また、この形状ではリセットゲート
電極3b、出力ゲート電極2とソース領域6bの間にド
レイン領域が存在するため、従来例で発生していたリセ
ットゲート下のホール電流の変調による雑音の問題はほ
とんど発生しない。また、第1の実施例と同様に感度ば
らつきの低減がはかれる。
【0011】又、リセットゲート電極3b,出力ゲート
電極2と接合ゲート領域5bとの間の寄生容量は小さく
(間にドレイン領域の一部があってシールドされる)感
度が約10%向上する。
電極2と接合ゲート領域5bとの間の寄生容量は小さく
(間にドレイン領域の一部があってシールドされる)感
度が約10%向上する。
【0012】
【発明の効果】チャネルストッパとは独立にソース領域
を挟んでドレイン領域を設けることにより、ソース−ド
レイン間の距離よりソース−リセットゲート間の距離を
長くすることが可能となるのでリセット時に発生する雑
音の低減および感度のばらつきを減少させることができ
る。
を挟んでドレイン領域を設けることにより、ソース−ド
レイン間の距離よりソース−リセットゲート間の距離を
長くすることが可能となるのでリセット時に発生する雑
音の低減および感度のばらつきを減少させることができ
る。
【図1】本発明の第1の実施例を示す平面図(図1
(a))および断面図(図1(b))である。
(a))および断面図(図1(b))である。
【図2】第2の実施例を示す平面図である。
【図3】従来例を示す平面図(図3(a))および断面
図(図3(b))である。
図(図3(b))である。
1 CCD 2 出力ゲート電極 2l,2m,2n 電荷転送電極 3,3a,3b リセットゲート電極 4−1,4−2,4a1,4a2,4b1,4b2
ドレイン領域 5,5a,5b 接合ゲート領域 6,6a,6b ソース領域 7,7a,7b リセットドレイン領域 8 N型チャネル領域 9 N型シリコン基板 10 P型ウェル領域 11 チャネルストッパ 12 フィールド酸化膜 13 層間絶縁膜 14 負荷FET 15 出力端子
ドレイン領域 5,5a,5b 接合ゲート領域 6,6a,6b ソース領域 7,7a,7b リセットドレイン領域 8 N型チャネル領域 9 N型シリコン基板 10 P型ウェル領域 11 チャネルストッパ 12 フィールド酸化膜 13 層間絶縁膜 14 負荷FET 15 出力端子
Claims (2)
- 【請求項1】 第1導電型半導体基板の表面部に形成さ
れた第2導電型ウェル領域中に、第2導電型素子分離領
域により区画して設けられた第1導電型転送チャネル領
域を有し、前記第1導電型転送チャネル領域の表面にゲ
ート絶縁膜を介してそれぞれ形成された電荷転送電極お
よび出力ゲート電極を備えた電荷転送素子と、 前記電荷転送素子の出力端で前記第1導電型転送チャネ
ル領域に連結する第1導電型の接合ゲート領域、前記接
合ゲート領域の表面から前記第2導電型ウェルに達して
選択的に形成された第2導電型のソース領域、前記第2
導電型ウェル領域の一部を電流チャネル、前記素子分離
領域の一部に隣接する第2導電型領域をドレイン領域と
した接合型電界効果トランジスタと、 前記接合ゲート領域に隣接してゲート絶縁膜を介して形
成されたリセットゲート電極を有するリセットトランジ
スタとを有し、 前記ソース領域と前記ドレイン領域間の距離より、前記
ソース領域と前記出力ゲートおよびまたは前記リセット
ゲート電極間の距離が長く形成されていることを特徴と
する電荷転送装置。 - 【請求項2】 第1導電型半導体基板はN型シリコン基
板である請求項1記載の電荷転送装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4127006A JP2780564B2 (ja) | 1992-05-20 | 1992-05-20 | 電荷転送装置 |
US08/063,750 US5444281A (en) | 1992-05-20 | 1993-05-20 | Charge transfer device capable of suppressing reset noise |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4127006A JP2780564B2 (ja) | 1992-05-20 | 1992-05-20 | 電荷転送装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0661272A true JPH0661272A (ja) | 1994-03-04 |
JP2780564B2 JP2780564B2 (ja) | 1998-07-30 |
Family
ID=14949354
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4127006A Expired - Lifetime JP2780564B2 (ja) | 1992-05-20 | 1992-05-20 | 電荷転送装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5444281A (ja) |
JP (1) | JP2780564B2 (ja) |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1548877A (en) * | 1975-06-26 | 1979-07-18 | Mullard Ltd | Semiconductor devices |
JPH04148536A (ja) * | 1990-10-12 | 1992-05-21 | Sony Corp | 転送電荷増幅装置 |
US5223723A (en) * | 1990-10-19 | 1993-06-29 | At&T Bell Laboratories | Light emitting device |
-
1992
- 1992-05-20 JP JP4127006A patent/JP2780564B2/ja not_active Expired - Lifetime
-
1993
- 1993-05-20 US US08/063,750 patent/US5444281A/en not_active Expired - Fee Related
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Publication number | Publication date |
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JP2780564B2 (ja) | 1998-07-30 |
US5444281A (en) | 1995-08-22 |
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Legal Events
Date | Code | Title | Description |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980414 |