JP2780564B2 - 電荷転送装置 - Google Patents
電荷転送装置Info
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- JP2780564B2 JP2780564B2 JP4127006A JP12700692A JP2780564B2 JP 2780564 B2 JP2780564 B2 JP 2780564B2 JP 4127006 A JP4127006 A JP 4127006A JP 12700692 A JP12700692 A JP 12700692A JP 2780564 B2 JP2780564 B2 JP 2780564B2
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
- H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
- H01L29/76816—Output structures
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
- G11C19/285—Peripheral circuits, e.g. for writing into the first stage; for reading-out of the last stage
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1066—Gate region of field-effect devices with PN junction gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Solid State Image Pick-Up Elements (AREA)
Description
【０００１】
【産業上の利用分野】本発明は電荷転送装置に関し、詳
しくはその出力部に関するものである。
しくはその出力部に関するものである。
【０００２】
【従来の技術】ＲＪＧ型電荷検出素子はテレビジョン学
会技術報告、第１４巻、第１６号、第１９頁から第２４
頁、１９９０年、２月、に示されている。図３（ａ）は
ＲＪＧ型電荷検出素子の平面図、図３（ｂ）は図３
（ａ）のＡ−Ａ線拡大断面図である。
会技術報告、第１４巻、第１６号、第１９頁から第２４
頁、１９９０年、２月、に示されている。図３（ａ）は
ＲＪＧ型電荷検出素子の平面図、図３（ｂ）は図３
（ａ）のＡ−Ａ線拡大断面図である。
【０００３】出力ゲート電極２とリセットゲート電極３
の間に島状のＰ+ 領域が形成され、この領域をソース領
域６、電荷検出部分周辺の素子分離領域をドレイン領域
４−１，４−２，ソース領域周囲に接合ゲート領域５が
設けられ、これらによりＰ型の接合型ＦＥＴをなしてい
る。ソース領域６周囲の環状の接合ゲート領域５がＲＪ
Ｇ（リング・ジャンクション・ゲート（Ｒｉｎｇ Ｊｕ
ｎｃｔｉｏｎ Ｇａｔｅ））と呼ばれ、電荷検出容量を
兼ねている。ドレイン領域４はＰ型のチャネルストッパ
１１（素子分離領域）と共通になっている。これらによ
り構成される接合型ＦＥＴがドライバーとなり負荷用接
合型ＦＥＴ１４と共にソースフォロアをなしている。
の間に島状のＰ+ 領域が形成され、この領域をソース領
域６、電荷検出部分周辺の素子分離領域をドレイン領域
４−１，４−２，ソース領域周囲に接合ゲート領域５が
設けられ、これらによりＰ型の接合型ＦＥＴをなしてい
る。ソース領域６周囲の環状の接合ゲート領域５がＲＪ
Ｇ（リング・ジャンクション・ゲート（Ｒｉｎｇ Ｊｕ
ｎｃｔｉｏｎ Ｇａｔｅ））と呼ばれ、電荷検出容量を
兼ねている。ドレイン領域４はＰ型のチャネルストッパ
１１（素子分離領域）と共通になっている。これらによ
り構成される接合型ＦＥＴがドライバーとなり負荷用接
合型ＦＥＴ１４と共にソースフォロアをなしている。
【０００４】つぎに、動作について説明する。ＣＣＤ１
より転送されてきた信号電荷は接合ゲート領域５に蓄積
される。これに伴い生じる接合ゲートの電位変動によ
り、接合ゲート直下のＰウェル１０を流れるホール電流
が変調される。すなわち、出力の電圧変化となって検出
される。
より転送されてきた信号電荷は接合ゲート領域５に蓄積
される。これに伴い生じる接合ゲートの電位変動によ
り、接合ゲート直下のＰウェル１０を流れるホール電流
が変調される。すなわち、出力の電圧変化となって検出
される。
【０００５】次に、リセットゲートの電圧制御により接
合ゲートの電荷はリセットドレイン１７へ排出され、接
合ゲート領域の電位はリセットドレインの電圧にリセッ
トされる。この動作を繰り返すことで順次電荷を電圧に
変換して検出することができる。
合ゲートの電荷はリセットドレイン１７へ排出され、接
合ゲート領域の電位はリセットドレインの電圧にリセッ
トされる。この動作を繰り返すことで順次電荷を電圧に
変換して検出することができる。
【０００６】
【発明が解決しようとする課題】従来例のＲＪＧ型電荷
検出素子では、チャネル長は長い程電流は変調を受け易
く検出効率が高くなる。しかし、実際にはチャネル長が
短いほど電流は流れ易くなり、検出効率は最もチャネル
長の短い部位に依存する。
検出素子では、チャネル長は長い程電流は変調を受け易
く検出効率が高くなる。しかし、実際にはチャネル長が
短いほど電流は流れ易くなり、検出効率は最もチャネル
長の短い部位に依存する。
【０００７】また、リセットゲート領域３の直下部とソ
ース領域６間の距離Ｂがソース領域６とドレイン領域４
−１，４−２間の距離Ｃ１，Ｃ２より短いと、前述した
理由からリセットゲート方向に検出電流が流れる。この
ため、リセット動作時にリセットゲートに加えるリセッ
トパルスによりホール電流が変調され出力信号に大きな
雑音が発生する。また、出力ゲート電極２直下部とソー
ス領域６の距離Ａについても目ズレによる特性変化が無
視できない。また、リセットゲート電極と接合ゲートと
の間の寄生容量が大きく、検出感度が低いという問題点
がある。
ース領域６間の距離Ｂがソース領域６とドレイン領域４
−１，４−２間の距離Ｃ１，Ｃ２より短いと、前述した
理由からリセットゲート方向に検出電流が流れる。この
ため、リセット動作時にリセットゲートに加えるリセッ
トパルスによりホール電流が変調され出力信号に大きな
雑音が発生する。また、出力ゲート電極２直下部とソー
ス領域６の距離Ａについても目ズレによる特性変化が無
視できない。また、リセットゲート電極と接合ゲートと
の間の寄生容量が大きく、検出感度が低いという問題点
がある。
【０００８】
【課題を解決するための手段】本発明の電荷転送装置は
第１導電型半導体基板の表面部に形成された第２導電型
ウェル領域中に、第２導電型素子分離領域により区画し
て設けられた第１導電型転送チャネル領域を有し、前記
第１導電型転送チャネル領域の表面にゲート絶縁膜を介
してそれぞれ形成された電荷転送電極および出力ゲート
電極を備えた電荷転送素子と、前記電荷素子の出力端で
前記第１導電型転送チャネル領域に連結する第１導電型
の接合ゲート領域、前記接合ゲート領域の表面から前記
第２導電型ウェルに達して選択的に形成された第２導電
型のソース領域、前記第２導電型ウェル領域の一部を電
流チャネル、前記素子分離領域の一部に隣接する第２導
電型領域をドレイン領域とした接合型電界効果トランジ
スタと、前記接合ゲート領域に隣接してゲート絶縁膜を
介して形成されたリセットゲート電極を有するリセット
トランジスタとを有し、前記ソース領域と前記ドレイン
領域間の距離より、前記ソース領域と前記出力ゲートお
よびまたは前記リセットゲート電極間の距離が長く形成
されているというものである。
第１導電型半導体基板の表面部に形成された第２導電型
ウェル領域中に、第２導電型素子分離領域により区画し
て設けられた第１導電型転送チャネル領域を有し、前記
第１導電型転送チャネル領域の表面にゲート絶縁膜を介
してそれぞれ形成された電荷転送電極および出力ゲート
電極を備えた電荷転送素子と、前記電荷素子の出力端で
前記第１導電型転送チャネル領域に連結する第１導電型
の接合ゲート領域、前記接合ゲート領域の表面から前記
第２導電型ウェルに達して選択的に形成された第２導電
型のソース領域、前記第２導電型ウェル領域の一部を電
流チャネル、前記素子分離領域の一部に隣接する第２導
電型領域をドレイン領域とした接合型電界効果トランジ
スタと、前記接合ゲート領域に隣接してゲート絶縁膜を
介して形成されたリセットゲート電極を有するリセット
トランジスタとを有し、前記ソース領域と前記ドレイン
領域間の距離より、前記ソース領域と前記出力ゲートお
よびまたは前記リセットゲート電極間の距離が長く形成
されているというものである。
【０００９】
【実施例】図１（ａ）は本発明の第１の実施例を示す平
面図、図１（ｂ）は図１（ａ）のＡ−Ａ線拡大断面図 この実施例はＮ型シリコン基板９の表面部に形成された
Ｐ型ウェル領域１０中に、Ｐ+ 型素子分離領域（チャネ
ルストッパ１１）により区画して設けられたＮ型転送チ
ャネル領域８を有し、Ｎ型転送チャネル領域８の表面に
ゲート酸化膜を介してそれぞれ形成された電荷転送電極
２ｌ，２ｍ，２ｎおよび出力ゲート電極２を備えたＣＣ
Ｄ１と、ＣＣＤ１の出力端でＮ型転送チャネル領域８に
連結するＮ型の接合ゲート領域５ａ、接合ゲート領域５
ａの表面からＰ型ウェル領域１０に達して選択的に形成
されたＰ型のソース領域６ａ、Ｐ型ウェル領域１０の一
部を電流チャネル、チャネルストッパ１１に隣接するＰ
型領域をドレイン領域４ａ１，４ａ２とした接合型電界
効果トランジスタと、接合ゲート領域５ａに隣接してゲ
ート酸化膜を介して形成されたリセットゲート電極３ａ
を有するリセットトランジスタとを有し、ソース領域６
ａとドレイン領域４ａ１，４ａ２間の距離Ｃ１，Ｃ２よ
り、ソース領域６ａと出力ゲート電極２またはリセット
ゲート電極３ａとの間の距離ＡまたはＢが大きく形成さ
れている。ドレイン領域４ａ１，４ａ２で挟まれた部分
で、接合ゲートのＮ型拡散層の幅はやつ狭くなってい
る。ドレイン領域４ａ１，ソース領域６ａおよびドレイ
ン領域４ａ２は同一のフォトマスクを用いてパターニン
グされ、不純物イオンの注入工程も同一であるので、Ｃ
１とＣ２はほとんどばらつきなく形成することができ
る。従ってＡ，Ｂ〉Ｃ１，Ｃ２が常に成立つように設計
することが可能である。このため、検出電流はリセット
ゲートや出力ゲート方向には、ほとんど流れず主にドレ
イン−ソース間に流れる。よって、リセットゲートの電
圧変化によるホール電流の変調が少なくなり、雑音成分
は減少する。例えば、Ｐ型ウェル領域１０の不純物濃度
２×１０15ｃｍ-3、接合ゲート領域５ａの不純物濃度３
×１０15ｃｍ-3、Ａ＝Ｂ＝７μｍ，Ｃ１＝Ｃ２＝６μｍ
の場合、前述の雑音成分は２０％程度減少した。また、
Ａ，ＢをＣ１，Ｃ２より確実に大きくできるので、リセ
ットゲートおよび出力ゲートとソース、ドレイン間の目
ズレによる感度ばらつきを低減する事が出来る。
面図、図１（ｂ）は図１（ａ）のＡ−Ａ線拡大断面図 この実施例はＮ型シリコン基板９の表面部に形成された
Ｐ型ウェル領域１０中に、Ｐ+ 型素子分離領域（チャネ
ルストッパ１１）により区画して設けられたＮ型転送チ
ャネル領域８を有し、Ｎ型転送チャネル領域８の表面に
ゲート酸化膜を介してそれぞれ形成された電荷転送電極
２ｌ，２ｍ，２ｎおよび出力ゲート電極２を備えたＣＣ
Ｄ１と、ＣＣＤ１の出力端でＮ型転送チャネル領域８に
連結するＮ型の接合ゲート領域５ａ、接合ゲート領域５
ａの表面からＰ型ウェル領域１０に達して選択的に形成
されたＰ型のソース領域６ａ、Ｐ型ウェル領域１０の一
部を電流チャネル、チャネルストッパ１１に隣接するＰ
型領域をドレイン領域４ａ１，４ａ２とした接合型電界
効果トランジスタと、接合ゲート領域５ａに隣接してゲ
ート酸化膜を介して形成されたリセットゲート電極３ａ
を有するリセットトランジスタとを有し、ソース領域６
ａとドレイン領域４ａ１，４ａ２間の距離Ｃ１，Ｃ２よ
り、ソース領域６ａと出力ゲート電極２またはリセット
ゲート電極３ａとの間の距離ＡまたはＢが大きく形成さ
れている。ドレイン領域４ａ１，４ａ２で挟まれた部分
で、接合ゲートのＮ型拡散層の幅はやつ狭くなってい
る。ドレイン領域４ａ１，ソース領域６ａおよびドレイ
ン領域４ａ２は同一のフォトマスクを用いてパターニン
グされ、不純物イオンの注入工程も同一であるので、Ｃ
１とＣ２はほとんどばらつきなく形成することができ
る。従ってＡ，Ｂ〉Ｃ１，Ｃ２が常に成立つように設計
することが可能である。このため、検出電流はリセット
ゲートや出力ゲート方向には、ほとんど流れず主にドレ
イン−ソース間に流れる。よって、リセットゲートの電
圧変化によるホール電流の変調が少なくなり、雑音成分
は減少する。例えば、Ｐ型ウェル領域１０の不純物濃度
２×１０15ｃｍ-3、接合ゲート領域５ａの不純物濃度３
×１０15ｃｍ-3、Ａ＝Ｂ＝７μｍ，Ｃ１＝Ｃ２＝６μｍ
の場合、前述の雑音成分は２０％程度減少した。また、
Ａ，ＢをＣ１，Ｃ２より確実に大きくできるので、リセ
ットゲートおよび出力ゲートとソース、ドレイン間の目
ズレによる感度ばらつきを低減する事が出来る。
【００１０】図２に第２の実施例を示す。第１の実施例
との相違点はドレイン領域４ｂ１，４ｂ２をソース領域
６ｂの周辺全面にし、チャネル領域が均等に広くなるよ
うに形状に工夫を加えた点である。接合ゲート領域の外
周は正方形に２つの出っ張りが設けられた形をしている
ので、Ａ，Ｂは必らずＣ１，Ｃ２より大きくなる。また
このような形状ではチャネル領域が広くとれ、検出感度
の向上がはかれる。また、この形状ではリセットゲート
電極３ｂ、出力ゲート電極２とソース領域６ｂの間にド
レイン領域が存在するため、従来例で発生していたリセ
ットゲート下のホール電流の変調による雑音の問題はほ
とんど発生しない。また、第１の実施例と同様に感度ば
らつきの低減がはかれる。
との相違点はドレイン領域４ｂ１，４ｂ２をソース領域
６ｂの周辺全面にし、チャネル領域が均等に広くなるよ
うに形状に工夫を加えた点である。接合ゲート領域の外
周は正方形に２つの出っ張りが設けられた形をしている
ので、Ａ，Ｂは必らずＣ１，Ｃ２より大きくなる。また
このような形状ではチャネル領域が広くとれ、検出感度
の向上がはかれる。また、この形状ではリセットゲート
電極３ｂ、出力ゲート電極２とソース領域６ｂの間にド
レイン領域が存在するため、従来例で発生していたリセ
ットゲート下のホール電流の変調による雑音の問題はほ
とんど発生しない。また、第１の実施例と同様に感度ば
らつきの低減がはかれる。
【００１１】又、リセットゲート電極３ｂ，出力ゲート
電極２と接合ゲート領域５ｂとの間の寄生容量は小さく
（間にドレイン領域の一部があってシールドされる）感
度が約１０％向上する。
電極２と接合ゲート領域５ｂとの間の寄生容量は小さく
（間にドレイン領域の一部があってシールドされる）感
度が約１０％向上する。
【００１２】
【発明の効果】チャネルストッパとは独立にソース領域
を挟んでドレイン領域を設けることにより、ソース−ド
レイン間の距離よりソース−リセットゲート間の距離を
長くすることが可能となるのでリセット時に発生する雑
音の低減および感度のばらつきを減少させることができ
る。
を挟んでドレイン領域を設けることにより、ソース−ド
レイン間の距離よりソース−リセットゲート間の距離を
長くすることが可能となるのでリセット時に発生する雑
音の低減および感度のばらつきを減少させることができ
る。
【図１】本発明の第１の実施例を示す平面図（図１
（ａ））および断面図（図１（ｂ））である。
（ａ））および断面図（図１（ｂ））である。
【図２】第２の実施例を示す平面図である。
【図３】従来例を示す平面図（図３（ａ））および断面
図（図３（ｂ））である。
図（図３（ｂ））である。
１ ＣＣＤ ２ 出力ゲート電極 ２ｌ，２ｍ，２ｎ 電荷転送電極 ３，３ａ，３ｂ リセットゲート電極 ４−１，４−２，４ａ１，４ａ２，４ｂ１，４ｂ２
ドレイン領域 ５，５ａ，５ｂ 接合ゲート領域 ６，６ａ，６ｂ ソース領域 ７，７ａ，７ｂ リセットドレイン領域 ８ Ｎ型チャネル領域 ９ Ｎ型シリコン基板 １０ Ｐ型ウェル領域 １１ チャネルストッパ １２ フィールド酸化膜 １３ 層間絶縁膜 １４ 負荷ＦＥＴ １５ 出力端子
ドレイン領域 ５，５ａ，５ｂ 接合ゲート領域 ６，６ａ，６ｂ ソース領域 ７，７ａ，７ｂ リセットドレイン領域 ８ Ｎ型チャネル領域 ９ Ｎ型シリコン基板 １０ Ｐ型ウェル領域 １１ チャネルストッパ １２ フィールド酸化膜 １３ 層間絶縁膜 １４ 負荷ＦＥＴ １５ 出力端子
Claims (2)
- 【請求項１】 第１導電型半導体基板の表面部に形成さ
れた第２導電型ウェル領域中に、第２導電型素子分離領
域により区画して設けられた第１導電型転送チャネル領
域を有し、前記第１導電型転送チャネル領域の表面にゲ
ート絶縁膜を介してそれぞれ形成された電荷転送電極お
よび出力ゲート電極を備えた電荷転送素子と、 前記電荷転送素子の出力端で前記第１導電型転送チャネ
ル領域に連結する第１導電型の接合ゲート領域、前記接
合ゲート領域の表面から前記第２導電型ウェルに達して
選択的に形成された第２導電型のソース領域、前記第２
導電型ウェル領域の一部を電流チャネル、前記素子分離
領域の一部に隣接する第２導電型領域をドレイン領域と
した接合型電界効果トランジスタと、 前記接合ゲート領域に隣接してゲート絶縁膜を介して形
成されたリセットゲート電極を有するリセットトランジ
スタとを有し、 前記ソース領域と前記ドレイン領域間の距離より、前記
ソース領域と前記出力ゲートおよびまたは前記リセット
ゲート電極間の距離が長く形成されていることを特徴と
する電荷転送装置。 - 【請求項２】 第１導電型半導体基板はＮ型シリコン基
板である請求項１記載の電荷転送装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4127006A JP2780564B2 (ja) | 1992-05-20 | 1992-05-20 | 電荷転送装置 |
| US08/063,750 US5444281A (en) | 1992-05-20 | 1993-05-20 | Charge transfer device capable of suppressing reset noise |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4127006A JP2780564B2 (ja) | 1992-05-20 | 1992-05-20 | 電荷転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0661272A JPH0661272A (ja) | 1994-03-04 |
| JP2780564B2 true JP2780564B2 (ja) | 1998-07-30 |
Family
ID=14949354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4127006A Expired - Lifetime JP2780564B2 (ja) | 1992-05-20 | 1992-05-20 | 電荷転送装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5444281A (ja) |
| JP (1) | JP2780564B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1548877A (en) * | 1975-06-26 | 1979-07-18 | Mullard Ltd | Semiconductor devices |
| JPH04148536A (ja) * | 1990-10-12 | 1992-05-21 | Sony Corp | 転送電荷増幅装置 |
| US5223723A (en) * | 1990-10-19 | 1993-06-29 | At&T Bell Laboratories | Light emitting device |
-
1992
- 1992-05-20 JP JP4127006A patent/JP2780564B2/ja not_active Expired - Lifetime
-
1993
- 1993-05-20 US US08/063,750 patent/US5444281A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0661272A (ja) | 1994-03-04 |
| US5444281A (en) | 1995-08-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980414 |