JPS6214788B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はプリント基板等の回路基板の検査方法
に関するものである。

プリント基板等の回路基板の検査方法には、回
路動作させることによつて動作確認をなす動作チ
エツク方式や各測定箇所の電圧を測定するDCチ
エツク方式等がある。前者はローコストにて検査
可能である反面異なる回路素子を基板に挿入接続
した場合に回路定数が異常であつても回路動作異
常として認識しえないケースがあつて信頼性に乏
しい欠点がある。後者のDCチエツク方式では各
チエツクポイントの電圧値の標準値を定めてこれ
を記憶装置に記憶せしめておき、この記憶データ
と測定データとの比較を行う必要があり、装置の
価格が高くなる欠点がある。更には測定データを
デイジタル値に変換する関係上、低速動作をよぎ
なくされるＡ／Ｄ変換器が必要となつて測定時間
の増大を招来している。また、測定点の増大は避
けられずよつて接触子の接触不良による信頼度低
下をも招来することになる。

本発明の目的は極めて簡単な構成で信頼性の良
好な回路基板の検査方法を提供することである。

本発明の検査方法は、被検査回路基板とこの基
板に対して標準となるべき回路網を有する基準回
路基板を準備し、これら両回路基板の各回路網上
の任意のそれぞれに対応する第１及び第２チエツ
ク箇所を選択し、被検査回路基板の第１チエツク
箇所と基準回路基板の第２チエツク箇所とを共通
接続点にて接続し、被検査回路基板の第２チエツ
ク箇所と基準回路基板の第１チエツク箇所との間
に一定電圧Ｖを印加し、上記共通接続点の電圧が
Ｖ／２（１±δ）（±δは誤差範囲を示す）内にある ことを検出して被検査回路基板の第１及び第２チ
エツク箇所間の回路の良否を判別しつつこれら第
１及び第２チエツク箇所の選択を順次切換えるこ
とにより回路基板の良否を検査する方法であつ
て、基準回路基板を複数個準備しこれら基板の任
意の２つの各回路網上の被検査回路基板の第１及
び第２チエツク箇所にそれぞれ対応する第１及び
第２チエツク箇所を選択し、これら基準回路基板
の第１及び第２チエツク箇所を共通接続点にて接
続し両基準回路基板の第２及び第１チエツク箇所
間に電圧Ｖを印加してこの共通接続点の電圧を検
出するようにし、これら基準回路基板の２つの組
合せを適宜選択しつつ共通接続点の電圧における
誤差範囲±δの最大値に対応するデータを求め、
このデータを用いて被検査回路基板の第１及び第
２チエツク箇所間の回路の良否判別の際の誤差範
囲±δの設定をなすようにしたことを特徴とする
ものである。

以下に本発明について図面に基づき説明する。

第１図は被検査回路基板の回路網の模式図であ
り、Z₀〜Z₁₁は基本となる回路又は素子を示し、
TP₀〜TP₅はチエツク箇所を示すチエツク端子で
ある。第２図はこの被検査回路基板に対して標準
となるべき回路網を有する基準回路基板すなわち
正常回路網を有する良品サンプル回路基板の回路
網の模式図であり、第１図と同様Z₀′〜Z₁₁′は基本
となる回路又は回路素子を示し、TP₀′〜TP₅′は
チエツク箇所を示すチエツク端子である。両図に
おいて各チエツク端子TP₀〜TP₁₁とTP₀′〜
TP₁₁′とはそれぞれ回路網上の対応する等しい箇
所に設けられているものとする。

このような二つの回路基板を準備した後、例え
ば第３図に示す如き接続状態の動作を考える。す
なわち第１図に示す被検査回路基板の第１及び第
２のチエツク端子TP₀とTP₁との間の回路の良否
を判別する場合において、チエツク端子TP₀に例
えば正の一定電圧＋Ｖを印加し、他方のチエツク
端子TP₁を基準回路基板の対応する第１のチエツ
ク端子TP₀′に直接接続し、基準回路基板の対応
する他方の第２のチエツク端子TP₁′を接地する
構成とする。このとき、両回路基板の回路網には
何ら電源電圧は印加しないものとすると、被検査
回路基板の第１及び第２のチエツク端子TP₀と
TP₁との間の直流インピーダンス成分X₁と基準回
路基板の第１及び第２のチエツク端子TP₀′と
TP₁′との間の直流インピーダンス成分X₁′とが等
しければ、端子TP₁とTP₀′との間の接続点の電位
V₀はＶ／２となることは明白である。換言すれ
ば、端子TP₀とTP₁との間において半田ブリツジ
による短絡、パターン切れによる開放、誤抵抗、
欠品、半導体素子の逆挿入等の不良が存在すれ
ば、当該接続点の電位V₀はＶ／２からはずれる
ことになり、結果としてこの接続点の電位状態を
知ることにより両端子間の回路の良否が判別可能
となることが判る。ここで、回路素子間には当然
一定範囲のバラツキが存在するために、当該接続
点の電位V₀はＶ／２（１±δ）なる範囲の値を
もつて変動するものであるから、これ以内の値に
あれば両端子間の回路は良と判定するようにすれ
ばよい。尚δは一定の誤差範囲を示す値であつて
回路網等により決定されるものである。

第３図に示した原理を一般的に示した例が第４
図であつて、本発明の一実施例を説明する模式的
等価回路図である。一定電圧＋Ｖを被検査回路基
板の１チエツク端子に選択的に印加すべく選択ス
イツチS₁が設けられ、このスイツチS₁により選択
されたチエツク端子TP₂との間の回路良否を判別
する他方のチエツク端子TP₃を選択する選択スイ
ツチS₂が設けられている。そして基準回路基板の
被検査回路基板におけるスイツチS₁により選択さ
れたチエツク端子TP₂と対応するチエツク端子
TP₂′を選択して、先のスイツチS₂により選択さ
れた被検査回路基板のチエツク端子TP₃とを接続
するスイツチS₃が設けられ、また、スイツチS₂に
より選択されたチエツク端子TP₃と対応する基準
回路基板のチエツク端子TP₃′を選択して接地す
るスイツチS₄が設けられる。

スイツチS₂とS₃との共通接続点の電位V₀を検
出すべく、第１及び第２のコンパレータ１及び２
が設けられて、この電位V₀が１入力となつてい
る。そして各他入力としては、基準電圧源＋Ｖを
分圧する分圧回路３の分圧出力V₁及びV₂がそれ
ぞれ用いられる。この分圧回路３は例えば図のよ
うに抵抗R₁，R₂及び抵抗R₁₀〜Ｒ_1oからなつてお
り、互いに異なる値を有する抵抗R₁₀〜Ｒ_1oの１
つをスイツチS₅により選択することにより回路素
子のバラツキに起因する誤差範囲±δを定めるこ
とが可能となる。こうすることによりＶ／２（１
±δ）を越える電圧V₀がコンパレータ１，２へ
入力されるとそれに応じてコンパレータ１，２の
いずれかの出力OUT―１，２が変化して異常が
判別可能となる。当該コンパレータ１，２により
いわゆるウインドコンパレータが構成されている
ものである。

そして、各スイツチS₁〜S₄をそれぞれ適当に制
御して被検査回路基板の任意の２つのチエツク端
子間の回路の良否が検査可能となることは明白で
ある。

尚、基準回路基板側のチエツク端子の１つに正
（又は負）の一定電圧を印加するようにしても良
く、要は、両回路基板の１組の対応するチエツク
端子の互いに反対のチエツク端子間に、例えば第
４図においてはTP₃とTP₂′との間に一定電圧を印
加するようにすれば良いことは勿論である。

スイツチS₁〜S₄及びS₅の制御はいわゆるマイク
ロコンピユータ等の制御装置により決められたプ
ログラムに従つて行われるようにすることがで
き、また出力OUT―１，２の判別もマイクロコ
ンピユータ等のプロセツサにより処理判断して可
視表示をなすようにすれば、極めて高速の装置と
なる。かかる制御装置による制御態様の例を第５
図にブロツク図として示しており、図において第
４図と同等部分は同一符号により示されている。
１０がチエツク端子の選択、接続等をなすための
触針部であり、スイツチS₁，S₃及びS₂，S₄の切換
制御をなすスイツチ制御回路１１１及び１１２を
含んでいる。１１はチエツク端子の共通接続点の
電圧V₀を検出する電圧検知部であつて、誤差範
囲±δを定める抵抗R₁₁〜Ｒ_1oの選択をなすスイ
ツチS₅の切換制御を行うスイツチ制御回路１１３
を含んでいる。１２がこれらスイツチ制御回路１
１１，１１２及び１１３の制御信号を所定の手順
に従つて発生する例えばマイクロコンピユータで
あり、CPU（中央処理ユニツト）１１４、RAM
（ランダムアクセスメモリ）１１５、Ｐ―ROM
（プログラマブルリードオンリメモリ）１１６，
１１７及びキーボード１１８を有し、更にこれら
各ユニツト１１４〜１１８とスイツチ制御回路１
１１〜１１３との連結をなすＩ／Ｏポート１１９
をも有してなるものである。

かかる構成において誤差範囲±δの値の設定方
法を第６図のフローチヤートを用いて説明する。
尚、本例においては、電圧検知部１１における基
準電圧の発生のための抵抗R₁₀〜Ｒ_1oはR₁₀〜R₁₅
の６個の互いに異なる値の抵抗を有するものとし
て６段階の±δの可変設定が可能であるが、これ
に限定されるものではない。そして抵抗R₁₀から
順に大なる値に選定されて±δの値が順次大とな
るよう構成されているものとする。

予め良品サンプルである基準回路基板を複数個
準備し、これら基板の任意の２個を選択して触針
部１０により順にこれら基板のチエツク端子をス
イツチS₁〜S₄により接続して電圧Ｖの印加テスト
を行う。そのためにキーボード１１８における開
始スイツチの操作がなされればＰ―ROM１１６
に格納されたプログラムにより第６図のフローチ
ヤートに従つて±δの検出がなされる。

すなわち第１の基準回路基板の第ｊチエツク端
子TPjと第２の基準回路基板の第ｋチエツク端子
TPkとの間に電圧Ｖが印加され、第１の基準回路
基板の第ｋチエツク端子TPkと第２の基準回路基
板の第ｊチエツク端子TPjとが共通接続点にて接
続される。しかる後に±δを定める抵抗Ｒ_1lがス
イツチS₅により選択される。このステツプを「検
知レベルｌ」（ｌは０〜５までの整数）として示
している。この時のコンパレータ１，２の出力
OUT―１，２により良否の判定「NG？」がなさ
れて、良（OK）であればRAM１１５のｊ、ｋ番
地に記憶されている他の２個の基準回路基板のチ
エツク端子TPj，TPk間の最大誤差範囲±δに対
応するデータが読出される。このステツプが
「LOADjk」として示されている。この読出され
たデータすなわち前回までの最大誤差範囲に相当
するデータである検知レベル（レベルjkとして示
す）と今回検出された検知レベルｌとの大小が比
較される。このステツプを「レベルjk＞ｌ」とし
て示している。この比較ステツプにおいて
「NO」であれば端子TPj，TPk間の最大誤差範囲
±δは更新される必要があるから、RAM１１５
のｊ、ｋ番地の内容が新らたにレベルｌとして記
憶される。このステツプが「STOREikl」として
示されている。

「レベルjk＞ｌ」のステツプで「YES」であ
れば端子TPj，TPk間の最大誤差範囲±δは更新
の要がないために、次のチエツク端子TPk＋１と
Tjとの間のテストがなされるためにステツプ
「ｋ＝ｋ＋１」へ進むことになる。

ステツプ「NG？」において判定結果が「NG」
であれば誤差範囲は更に大であるから、抵抗R₁l
を次の抵抗R₁（ｌ＋１）とすべく検知レベル
（ｌ＋１）とされて上記と同様なテストがなされ
る。かかる手順を２個の基準回路基板について行
うと共に、更に他の２個の基準回路基板について
も順次行うことにより、チエツク端子TPj，TPk
間の最大誤差範囲±δが設定されることが判る。
従つて、こうして得られた各チエツク端子間の最
大誤差範囲±δを示すデータがすべてRAM１１
５内にストアされると、この内容をＰ―ROM１
１７へＰ―ROMライタ１２０等を用いて移し変
えて、通常の被検査回路基板の良否検査を第７図
に示すフローチヤートに従つて行うことになる。
当該フローチヤートに示すプログラムもまたＰ―
ROM１１６内に格納されている。

被検査回路基板と一つの基準回路基板とを用い
て、各チエツク端子TPj，TPk間の良否判別が行
われるが、このとき各チエツク端子TPj，TPk間
におけるチエツク時の共通接続点の電圧V₀であ
るＶ／２（１±δ）の誤差範囲±δの最大値を示
すデータがＰ―ROM１１７のｊ、ｋ番地から読
み出されて（LOAD jk）、スイツチS₅の切換えが
行われ抵抗Ｒ_1oの選択がなされてる｛検知レベル
＝（jk）｝。そしてこの時のコンパレータ１，２の
出力OUT―１，２が判定され（NG？）、RAM１
５内のｊ、ｋ番地にその良否を示すデータが格納
される。この測定結果がキーボードの表示部にて
可視表示されるが、これはランプやCRT等の表
示でも良くプリント出力表示でも良く、また両者
の併用でも可能である。

上述の検査方法における誤差範囲の設定に関し
ては、良品サンプルを多数用意することにより設
定された最大誤差範囲の値は十分精度よりものが
得られる。しかしながら、実際には良品サンプル
数には限度があるために最大誤差範囲の値も十分
な精度で得られず、結果として本来良品であるべ
き被検査回路基板が「NG」と判定される可能性
も生じる。かかる欠点を解決する本発明の他の実
施例の模式図が第８図に示されている。図におい
て第４図と同等部分は同一符号により示されてい
る。

本例においては、コンパレータ１，２の基準電
圧を発生する分圧回路３の直列抵抗R₁及びR₂の
両端に夫々スイツチS₆、抵抗R₃及びスイツチ
S₇、抵抗R₄の直列回路を並列に設けて基準電圧
V₁，V₂を夫々制御するようにしたものである。
ここでスイツチS₆及びS₇が開状態のときの誤差範
囲±δを求める。スイツチS₅により選択された抵
抗Ｒ_1lの値をＲ_Xとすれば、 Ｖ_１／Ｖ＝１＋δ／２、Ｖ_２／Ｖ＝１−δ_Ｘ／２ となり、また Ｖ_１／Ｖ＝Ｒ_Ｘ＋Ｒ_２／Ｒ_１＋Ｒ_２＋Ｒ_Ｘ であつて、R₁＝R₂とすれば、 Ｖ_１／Ｖ＝Ｒ_Ｘ＋Ｒ_１／２Ｒ_１＋Ｒ_Ｘ となる。従つて、±δは次式で与えられる。

±δ＝±Ｒ_Ｘ／２／Ｒ_１＋Ｒ_Ｘ／２ ……(1) ここで、スイツチS₆及びS₇を閉じると、(1)式に
てR₁をＲ_１・Ｒ_３／Ｒ_１＋Ｒ_３に置換すればよいから（
R₃＝R₄と している）、誤差範囲±δ′は次式となる。

±δ′＝±Ｒ_Ｘ／２／Ｒ_１・Ｒ_３／（Ｒ_１＋Ｒ_３）＋
Ｒ_Ｘ／２……(2) すなわちδに対してδ′が一定の割合で増大す
ることが判る。従つて、複数の良品サンプルの回
路基板をスイツチS₆，S₇を共に開として第６図で
示すフローチヤートに従つてチエツクし誤差範囲
データを収集し、それを基にして回路基板を検査
するに際してスイツチS₆，S₇を閉成して第７図に
示すフローチヤートに従つてチエツクを行えば、
(2)式で示す誤差範囲が設定されるから、少数の良
品サンプルによる誤差設定の誤りを改善しうるこ
とになつて好都合となる。

叙上の如く、本発明によれば被検査回路のチエ
ツク端子間で最適の誤差範囲が設定されてチエツ
クがなされるから、ミニコンピユータ等の高価な
システムによる標準偏差を用いることなく精度が
高くかつ安価に回路基板の検査がなされる。

【図面の簡単な説明】

第１図は被検査回路基板の回路網の模式図、第
２図は第１図の被検査回路基板に対して標準とな
るべき良品サンプルである基準回路基板の回路網
の模式図、第３図は本発明の原理を説明するため
の模式図、第４図は本発明の一実施例を説明する
ための模式図、第５図は本発明の一実施例のブロ
ツク図、第６図は本発明の一実施例における誤差
範囲の設定のためのフローチヤート、第７図は本
発明の一実施例における被検査回路基板の検査の
ためのフローチヤート、第８図は本発明の他の実
施例を説明するための模式図である。 主要部分の符号の説明 TP₀〜TP_o…被検査回
路基板チエツク端子、TP₀′〜TP_o′…基準回路基
板チエツク端子、S₁〜S₄…チエツク端子選択スイ
ツチ、S₅…誤差範囲設定抵抗選択スイツチ。

Claims (1)

1. 【特許請求の範囲】 １ 被検査回路基板及びこの被検査回路基板に対
   して標準となるべき回路網を有する基準回路基板
   の各回路網の任意のそれぞれ対応する第１チエツ
   ク箇所と更に同じくそれぞれ対応する第２チエツ
   ク箇所とを選択し、前記被検査回路基板の第１チ
   エツク箇所と前記基準回路基板の第２チエツク箇
   所とを共通接続点にて接続し、前記被検査回路基
   板の第２チエツク箇所と前記基準回路基板の第１
   チエツク箇所との間に一定電圧Ｖを印加し、前記
   共通接続点の電圧がＶ／２（１±δ）（±δは誤差範 囲を示す）内にあることを検出して前記被検査回
   路基板の第１及び第２チエツク箇所間の回路の良
   否を判別しつつ前記第１及び第２チエツク箇所の
   選択を順次切換えることにより回路基板の良否を
   検査する検査方法であつて、前記基準回路基板を
   複数個準備しこれら基板の任意の２つの各回路網
   上の前記被検査回路基板の第１及び第２チエツク
   箇所にそれぞれ対応する第１及び第２チエツク箇
   所を選択して、これら基準回路基板の第１及び第
   ２チエツク箇所を前記共通接続点にて接続し両基
   準回路基板の第２及び第１チエツク箇所間に前記
   電圧Ｖを印加して前記共通接続点の電圧を検出す
   るようにし、これら基準回路基板の２つの組合せ
   を適宜選択しつつ前記共通接続点の電圧における
   前記誤差範囲±δの最大値に対応するデータを求
   め、前記データを用いて前記被検査回路基板の第
   １及び第２チエツク箇所間の良否判別の際の前記
   誤差範囲±δの設定をなすようにしたことを特徴
   とする検査方法。 ２ 前記共通接続点の電圧の検出は、Ｖ／２（１
   ±δ）なる基準電圧と前記共通接続点の電圧とを
   コンパレータにより比較するようにしたことを特
   徴とする特許請求の範囲第１項記載の検査方法。 ３ 前記基準電圧の±δなる値は基準電圧発生用
   の抵抗の抵抗値を前記データに応じて制御するよ
   うに構成されていることを特徴とする特許請求の
   範囲第２項記載の検査方法。 ４ 前記基準電圧は前記一定電圧を分圧する第１
   及び第２の分圧抵抗と、前記誤差範囲を定める誤
   差範囲設定用抵抗との直列接続回路の分圧出力で
   あることを特徴とする特許請求の範囲第２項又は
   第３項記載の検査方法。 ５ 前記第１及び第２の分圧抵抗の各抵抗値を小
   に制御して前記誤差範囲をより大に設定するよう
   にしたことを特徴とする特許請求の範囲第４項記
   載の検査方法。