JP2000304805A - 半導体試験装置におけるコンパレータ回路 - Google Patents
半導体試験装置におけるコンパレータ回路Info
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- JP2000304805A JP2000304805A JP11112933A JP11293399A JP2000304805A JP 2000304805 A JP2000304805 A JP 2000304805A JP 11112933 A JP11112933 A JP 11112933A JP 11293399 A JP11293399 A JP 11293399A JP 2000304805 A JP2000304805 A JP 2000304805A
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Abstract
(57)【要約】
【課題】 被測定ＩＣの出力電圧がコンパレータの定格
電圧以内の場合に、高インピーダンス入力による比較測
定を行うことができる半導体試験装置におけるコンパレ
ータ回路を提供する。 【解決手段】 被測定ＩＣ４の出力電圧がコンパレータ
１２の定格電圧以内の場合、操作者はピンエレリレー１
３をＯＮ、その他のリレーをＯＦＦさせる。これによ
り、被測定ＩＣ４の出力電圧はコンパレータ１２に入力
され、基準電圧と比較される。一方、被測定ＩＣ４の出
力電圧がコンパレータ１２の定格電圧以上の場合、操作
者はピンエレリレー１３をＯＦＦ、その他のリレーをＯ
Ｎさせる。これにより、被測定ＩＣ４の出力電圧は、分
圧回路３に入力され、抵抗３３および抵抗３４によって
分圧される。分圧された電圧はコンパレータ２２に入力
され基準電圧と比較される。
電圧以内の場合に、高インピーダンス入力による比較測
定を行うことができる半導体試験装置におけるコンパレ
ータ回路を提供する。 【解決手段】 被測定ＩＣ４の出力電圧がコンパレータ
１２の定格電圧以内の場合、操作者はピンエレリレー１
３をＯＮ、その他のリレーをＯＦＦさせる。これによ
り、被測定ＩＣ４の出力電圧はコンパレータ１２に入力
され、基準電圧と比較される。一方、被測定ＩＣ４の出
力電圧がコンパレータ１２の定格電圧以上の場合、操作
者はピンエレリレー１３をＯＦＦ、その他のリレーをＯ
Ｎさせる。これにより、被測定ＩＣ４の出力電圧は、分
圧回路３に入力され、抵抗３３および抵抗３４によって
分圧される。分圧された電圧はコンパレータ２２に入力
され基準電圧と比較される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体試験装置に
係り、特に被測定ＩＣの出力電圧をチェックするコンパ
レータ回路に関するものである。
係り、特に被測定ＩＣの出力電圧をチェックするコンパ
レータ回路に関するものである。
【０００２】
【従来の技術】従来の半導体試験装置におけるコンパレ
ータ回路を示すブロック図を図２に示す。この図におい
て、４は被測定ＩＣ、５は測定端である。被測定ＩＣ４
から出力された出力電圧は、測定端５を介してピンエレ
クトロニクス１に入力される。１３はピンエレリレーで
あり、被測定ＩＣ４と、ドライバ１１、およびコンパレ
ータ１２の間に接続されている。１６、および１７は抵
抗であり、これらの抵抗によって、被測定ＩＣ４の出力
電圧が分圧される。１２はコンパレータであり、抵抗１
６、および１７によって分圧された被測定ＩＣ４の出力
電圧と基準電圧とを比較する。上述したドライバ１１、
コンパレータ１２、ピンエレリレー１３、抵抗１６、お
よび抵抗１７によって、ピンエレクトロニクス１が構成
されている。
ータ回路を示すブロック図を図２に示す。この図におい
て、４は被測定ＩＣ、５は測定端である。被測定ＩＣ４
から出力された出力電圧は、測定端５を介してピンエレ
クトロニクス１に入力される。１３はピンエレリレーで
あり、被測定ＩＣ４と、ドライバ１１、およびコンパレ
ータ１２の間に接続されている。１６、および１７は抵
抗であり、これらの抵抗によって、被測定ＩＣ４の出力
電圧が分圧される。１２はコンパレータであり、抵抗１
６、および１７によって分圧された被測定ＩＣ４の出力
電圧と基準電圧とを比較する。上述したドライバ１１、
コンパレータ１２、ピンエレリレー１３、抵抗１６、お
よび抵抗１７によって、ピンエレクトロニクス１が構成
されている。
【０００３】
【発明が解決しようとする課題】上述したように、従来
の半導体試験装置におけるコンパレータ回路では、被測
定ＩＣ４の出力電圧が、コンパレータ１２の定格電圧以
上、以内に関わらず高い電圧レベルの出力電圧に対応で
きるよう、コンパレータ１２の手前に分圧抵抗１６、１
７を設置している。この結果、コンパレータ１２の定格
電圧以上の出力電圧が被測定ＩＣ４から出力された場合
も、この分圧抵抗によって分圧されることで測定可能と
なる。
の半導体試験装置におけるコンパレータ回路では、被測
定ＩＣ４の出力電圧が、コンパレータ１２の定格電圧以
上、以内に関わらず高い電圧レベルの出力電圧に対応で
きるよう、コンパレータ１２の手前に分圧抵抗１６、１
７を設置している。この結果、コンパレータ１２の定格
電圧以上の出力電圧が被測定ＩＣ４から出力された場合
も、この分圧抵抗によって分圧されることで測定可能と
なる。
【０００４】しかし、このコンパレータ回路の場合、抵
抗１６、１７が挿入されることで、コンパレータ１２の
入力回路のインピーダンスが低下してしまう問題があ
る。被測定ＩＣ４の出力回路はインピーダンスが高く、
したがってコンパレータ１２の入力回路のインピーダン
スが低くなると測定誤差が生じる恐れがある。本発明は
このような事情に鑑みてなされたもので、特に、被測定
ＩＣの出力電圧がコンパレータの定格電圧以内の場合
に、高インピーダンス入力による比較測定を行うことが
できる半導体試験装置におけるコンパレータ回路を提供
することを目的とする。
抗１６、１７が挿入されることで、コンパレータ１２の
入力回路のインピーダンスが低下してしまう問題があ
る。被測定ＩＣ４の出力回路はインピーダンスが高く、
したがってコンパレータ１２の入力回路のインピーダン
スが低くなると測定誤差が生じる恐れがある。本発明は
このような事情に鑑みてなされたもので、特に、被測定
ＩＣの出力電圧がコンパレータの定格電圧以内の場合
に、高インピーダンス入力による比較測定を行うことが
できる半導体試験装置におけるコンパレータ回路を提供
することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載の発明は、被測定ＩＣの出力電圧と
基準電圧とを比較し、この比較結果に基づいて被測定Ｉ
Ｃを検査する半導体試験装置において、前記被測定ＩＣ
の出力電圧と基準電圧とを比較する第１の比較手段と、
前記被測定ＩＣの出力電圧を分圧する分圧回路と、前記
分圧回路によって分圧された前記被測定ＩＣの出力電圧
と、基準電圧とを比較する第２の比較手段と、前記被測
定ＩＣの出力電圧に応じて前記被測定ＩＣの出力電圧
を、前記第１の比較手段または、前記分圧回路へ供給す
る切り替え手段とを具備することを特徴とする。
に、請求項１に記載の発明は、被測定ＩＣの出力電圧と
基準電圧とを比較し、この比較結果に基づいて被測定Ｉ
Ｃを検査する半導体試験装置において、前記被測定ＩＣ
の出力電圧と基準電圧とを比較する第１の比較手段と、
前記被測定ＩＣの出力電圧を分圧する分圧回路と、前記
分圧回路によって分圧された前記被測定ＩＣの出力電圧
と、基準電圧とを比較する第２の比較手段と、前記被測
定ＩＣの出力電圧に応じて前記被測定ＩＣの出力電圧
を、前記第１の比較手段または、前記分圧回路へ供給す
る切り替え手段とを具備することを特徴とする。
【０００６】また、請求項２に記載の発明は、請求項１
に記載の半導体試験装置におけるコンパレータ回路にお
いて、前記分圧回路は、入力された前記被測定ＩＣの出
力電圧を分圧する複数の抵抗から構成されていることを
特徴とする。
に記載の半導体試験装置におけるコンパレータ回路にお
いて、前記分圧回路は、入力された前記被測定ＩＣの出
力電圧を分圧する複数の抵抗から構成されていることを
特徴とする。
【０００７】
【発明の実施の形態】以下、図面を参照し、本発明の一
実施形態について説明する。図１は、この発明の一実施
形態による半導体試験装置におけるコンパレータ回路の
構成を示すブロック図である。この図において、４は被
測定ＩＣ、５は測定端である。１３はピンエレリレーで
あり、このピンエレリレー１３がＯＮすることにより、
被測定ＩＣ４の出力電圧はコンパレータ１２に入力され
る。コンパレータ１２は、入力された被測定ＩＣ４の出
力電圧と、基準電圧とを比較する。１１はドライバ、１
４はＤＣリレーである。ピンエレクトロニクス１は、上
述したドライバ１１、コンパレータ１２、ピンエレリレ
ー１３、およびＤＣリレー１４によって構成されてい
る。
実施形態について説明する。図１は、この発明の一実施
形態による半導体試験装置におけるコンパレータ回路の
構成を示すブロック図である。この図において、４は被
測定ＩＣ、５は測定端である。１３はピンエレリレーで
あり、このピンエレリレー１３がＯＮすることにより、
被測定ＩＣ４の出力電圧はコンパレータ１２に入力され
る。コンパレータ１２は、入力された被測定ＩＣ４の出
力電圧と、基準電圧とを比較する。１１はドライバ、１
４はＤＣリレーである。ピンエレクトロニクス１は、上
述したドライバ１１、コンパレータ１２、ピンエレリレ
ー１３、およびＤＣリレー１４によって構成されてい
る。
【０００８】３は分圧回路である。この分圧回路３にお
いて、３１は分圧入力リレーである。３３および３４
は、被測定ＩＣ４が出力した出力電圧を分圧する抵抗で
ある。３２は分圧出力リレーであり、抵抗３３および抵
抗３４の接続点に接続されている。
いて、３１は分圧入力リレーである。３３および３４
は、被測定ＩＣ４が出力した出力電圧を分圧する抵抗で
ある。３２は分圧出力リレーであり、抵抗３３および抵
抗３４の接続点に接続されている。
【０００９】２はピンエレクトロニクスである。このピ
ンエレクトロニクス２において、２４はＤＣリレー、２
３はピンエレリレー、２１はドライバである。２２はコ
ンパレータであり、ＤＣリレー２４、ピンエレリレー２
３を通って入力された分圧回路３の出力電圧と、基準電
圧とを比較する。
ンエレクトロニクス２において、２４はＤＣリレー、２
３はピンエレリレー、２１はドライバである。２２はコ
ンパレータであり、ＤＣリレー２４、ピンエレリレー２
３を通って入力された分圧回路３の出力電圧と、基準電
圧とを比較する。
【００１０】次に上記実施形態の動作を図１を参照して
説明する。はじめに、被測定ＩＣ４として出力電圧がコ
ンパレータ１２の定格電圧以内であるＩＣが設置された
場合について説明する。まず、操作者はピンエレリレー
１３をＯＮ、また、ＤＣリレー１４、分圧入力リレー３
１、分圧出力リレー３２、ＤＣリレー２４、およびピン
エレリレー２３をＯＦＦにする操作を行う。各リレーの
設定が完了すると、制御部（図示略）の指示により、被
測定ＩＣ４の入力ピンにテスト電圧が印加される。これ
により、出力ピンからは被測定電圧Ｖ１が出力される。
そして、この電圧Ｖ１は測定端５を介してピンエレクト
ロニクス１に入力される。ピンエレクトロニクス１内に
入力された電圧Ｖ１は、ＯＮ状態にあるピンエレリレー
１３を通過し、コンパレータ１２に入力される。そし
て、コンパレータ１２は、入力された電圧Ｖ１と、基準
電圧とを比較し、比較結果を次段の良否判断回路（図示
略）へ出力する。
説明する。はじめに、被測定ＩＣ４として出力電圧がコ
ンパレータ１２の定格電圧以内であるＩＣが設置された
場合について説明する。まず、操作者はピンエレリレー
１３をＯＮ、また、ＤＣリレー１４、分圧入力リレー３
１、分圧出力リレー３２、ＤＣリレー２４、およびピン
エレリレー２３をＯＦＦにする操作を行う。各リレーの
設定が完了すると、制御部（図示略）の指示により、被
測定ＩＣ４の入力ピンにテスト電圧が印加される。これ
により、出力ピンからは被測定電圧Ｖ１が出力される。
そして、この電圧Ｖ１は測定端５を介してピンエレクト
ロニクス１に入力される。ピンエレクトロニクス１内に
入力された電圧Ｖ１は、ＯＮ状態にあるピンエレリレー
１３を通過し、コンパレータ１２に入力される。そし
て、コンパレータ１２は、入力された電圧Ｖ１と、基準
電圧とを比較し、比較結果を次段の良否判断回路（図示
略）へ出力する。
【００１１】次に、被測定ＩＣ４として、出力電圧がコ
ンパレータ１２の定格電圧以上であるＩＣが設置された
場合について説明する。まず、操作者はピンエレリレー
１３をＯＦＦ、また、ＤＣリレー１４、分圧入力リレー
３１、分圧出力リレー３２、ＤＣリレー２４、およびピ
ンエレリレー２３をＯＮにする操作を行う。各リレーの
設定が完了すると、制御部の指示により、被測定ＩＣ４
の入力ピンにテスト電圧が印加される。これにより出力
ピンからは被測定電圧Ｖ２が出力される。この電圧Ｖ２
は、測定端５を介してピンエレクトロニクス１に入力さ
れ、ＯＮ状態にあるＤＣリレー１４を通過して分圧回路
３へ入力される。
ンパレータ１２の定格電圧以上であるＩＣが設置された
場合について説明する。まず、操作者はピンエレリレー
１３をＯＦＦ、また、ＤＣリレー１４、分圧入力リレー
３１、分圧出力リレー３２、ＤＣリレー２４、およびピ
ンエレリレー２３をＯＮにする操作を行う。各リレーの
設定が完了すると、制御部の指示により、被測定ＩＣ４
の入力ピンにテスト電圧が印加される。これにより出力
ピンからは被測定電圧Ｖ２が出力される。この電圧Ｖ２
は、測定端５を介してピンエレクトロニクス１に入力さ
れ、ＯＮ状態にあるＤＣリレー１４を通過して分圧回路
３へ入力される。
【００１２】そして、分圧回路３に入力された電圧Ｖ２
は、ＯＮ状態にある分圧入力リレー３１を通り、抵抗３
３、および抵抗３４によって分圧される。今、抵抗３３
の抵抗値をＲ１、抵抗３４の抵抗値をＲ２とすると、電
圧Ｖ２はこれらの抵抗によって、電圧Ｖ２２＝Ｖ２・Ｒ
２／（Ｒ１＋Ｒ２）に分圧される。そして、電圧Ｖ２
は、これらの抵抗３３、および３４によって分圧される
ことにより、コンパレータ２２の定格電圧以内の電圧と
なる。
は、ＯＮ状態にある分圧入力リレー３１を通り、抵抗３
３、および抵抗３４によって分圧される。今、抵抗３３
の抵抗値をＲ１、抵抗３４の抵抗値をＲ２とすると、電
圧Ｖ２はこれらの抵抗によって、電圧Ｖ２２＝Ｖ２・Ｒ
２／（Ｒ１＋Ｒ２）に分圧される。そして、電圧Ｖ２
は、これらの抵抗３３、および３４によって分圧される
ことにより、コンパレータ２２の定格電圧以内の電圧と
なる。
【００１３】分圧回路３において分圧された電圧Ｖ２２
はＯＮ状態である分圧出力リレー３２を通過し、ピンエ
レクトロニクス２に入力される。そして、ピンエレクト
ロニクス２に入力された電圧Ｖ２２は、ＯＮ状態にある
ＤＣリレー２４、ピンエレリレー２３を通過し、コンパ
レータ２２に入力される。そして、コンパレータ２２
は、電圧Ｖ２２と、基準電圧とを比較し、比較結果を次
段の良否判断回路へ出力する。
はＯＮ状態である分圧出力リレー３２を通過し、ピンエ
レクトロニクス２に入力される。そして、ピンエレクト
ロニクス２に入力された電圧Ｖ２２は、ＯＮ状態にある
ＤＣリレー２４、ピンエレリレー２３を通過し、コンパ
レータ２２に入力される。そして、コンパレータ２２
は、電圧Ｖ２２と、基準電圧とを比較し、比較結果を次
段の良否判断回路へ出力する。
【００１４】
【発明の効果】以上説明したように、この発明によれ
ば、被測定ＩＣの出力電圧と基準電圧とを比較する第１
の比較手段と、前記被測定ＩＣの出力電圧を分圧する分
圧回路と、前記分圧回路によって分圧された前記被測定
ＩＣの出力電圧と基準電圧とを比較する第２の比較手段
と、前記被測定ＩＣの出力電圧に応じて前記被測定ＩＣ
の出力電圧を、前記第１の比較手段または、前記分圧回
路へ供給する切り替え手段とを設けている。
ば、被測定ＩＣの出力電圧と基準電圧とを比較する第１
の比較手段と、前記被測定ＩＣの出力電圧を分圧する分
圧回路と、前記分圧回路によって分圧された前記被測定
ＩＣの出力電圧と基準電圧とを比較する第２の比較手段
と、前記被測定ＩＣの出力電圧に応じて前記被測定ＩＣ
の出力電圧を、前記第１の比較手段または、前記分圧回
路へ供給する切り替え手段とを設けている。
【００１５】これにより、第１の比較手段の定格電圧以
内である被測定ＩＣの出力電圧を測定する場合は、分圧
抵抗を取り除くことができる。この結果、高インピーダ
ンス入力による比較測定が可能となり、出力電圧の測定
がより正確に行えるという利点が得られる。
内である被測定ＩＣの出力電圧を測定する場合は、分圧
抵抗を取り除くことができる。この結果、高インピーダ
ンス入力による比較測定が可能となり、出力電圧の測定
がより正確に行えるという利点が得られる。
【図１】 この発明の一実施形態の構成を示すブロック
図である。
図である。
【図２】 従来の半導体試験装置におけるコンパレータ
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
１…ピンエレクトロニクス、２…ピンエレクトロニク
ス、３…分圧回路、４…被測定ＩＣ、５…測定端、１１
…ドライバ、１２…コンパレータ、１３…ピンエレリレ
ー、１４…ＤＣリレー、２１…ドライバ、２２…コンパ
レータ、２３…ピンエレリレー、２４…ＤＣリレー、３
１…分圧入力リレー、３２…分圧出力リレー、３３…抵
抗、３４…抵抗
ス、３…分圧回路、４…被測定ＩＣ、５…測定端、１１
…ドライバ、１２…コンパレータ、１３…ピンエレリレ
ー、１４…ＤＣリレー、２１…ドライバ、２２…コンパ
レータ、２３…ピンエレリレー、２４…ＤＣリレー、３
１…分圧入力リレー、３２…分圧出力リレー、３３…抵
抗、３４…抵抗
Claims (2)
- 【請求項１】 被測定ＩＣの出力電圧と基準電圧とを比
較し、この比較結果に基づいて被測定ＩＣを検査する半
導体試験装置において、 前記被測定ＩＣの出力電圧と基準電圧とを比較する第１
の比較手段と、 前記被測定ＩＣの出力電圧を分圧する分圧回路と、 前記分圧回路によって分圧された前記被測定ＩＣの出力
電圧と、基準電圧とを比較する第２の比較手段と、 前記被測定ＩＣの出力電圧に応じて、前記被測定ＩＣの
出力電圧を前記第１の比較手段または前記分圧回路へ供
給する切り替え手段と、 を具備することを特徴とする半導体試験装置におけるコ
ンパレータ回路。 - 【請求項２】 前記分圧回路は、入力された前記被測定
ＩＣの出力電圧を分圧する複数の抵抗から構成されてい
ることを特徴とする請求項１記載の半導体試験装置にお
けるコンパレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11112933A JP2000304805A (ja) | 1999-04-20 | 1999-04-20 | 半導体試験装置におけるコンパレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11112933A JP2000304805A (ja) | 1999-04-20 | 1999-04-20 | 半導体試験装置におけるコンパレータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000304805A true JP2000304805A (ja) | 2000-11-02 |
Family
ID=14599134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11112933A Pending JP2000304805A (ja) | 1999-04-20 | 1999-04-20 | 半導体試験装置におけるコンパレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000304805A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6774680B2 (en) | 2002-05-29 | 2004-08-10 | Hitachi, Ltd. | Comparator including a differential transistor pair and a diode arrangement |
-
1999
- 1999-04-20 JP JP11112933A patent/JP2000304805A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6774680B2 (en) | 2002-05-29 | 2004-08-10 | Hitachi, Ltd. | Comparator including a differential transistor pair and a diode arrangement |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20041001 |