JPS62108534A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62108534A JPS62108534A JP60249470A JP24947085A JPS62108534A JP S62108534 A JPS62108534 A JP S62108534A JP 60249470 A JP60249470 A JP 60249470A JP 24947085 A JP24947085 A JP 24947085A JP S62108534 A JPS62108534 A JP S62108534A
- Authority
- JP
- Japan
- Prior art keywords
- chips
- lead
- pads
- chip
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に構成要素である半導体
チップ（以下チップ）が二分割構成あるいは複数のチッ
プから構成される半導体装置に関する。
チップ（以下チップ）が二分割構成あるいは複数のチッ
プから構成される半導体装置に関する。
従来、この種の半導体装置は、通常−個のチップで構成
されるか、または複数のチップで構成される場合にはチ
ップの平面方向に複数のチップを配置した構成になって
いた。
されるか、または複数のチップで構成される場合にはチ
ップの平面方向に複数のチップを配置した構成になって
いた。
上述した従来の半導体装置は、−個のチップで構成され
ている場合には、集積度の向上に従いチップ面積の増大
を紹くので、半導体装置の容器にチップを塔載または樹
脂封入する際に、主に容器あるいは樹脂とチップの熱膨
張率の差による歪等が生じるという欠点がある。また半
導体装置が複数のチップで構成される場合には、それら
のチップはチップの平面方向に配置されるので、容器の
平面方向に形状が大きくなり、且つチップ表面に形成さ
れチップから容器の外部へ電気的信号を取り出す電極（
以後バッド）と容器から容器の外部へ電気的信号を取り
出すリードとの接続が複雑になるという欠点がある。
ている場合には、集積度の向上に従いチップ面積の増大
を紹くので、半導体装置の容器にチップを塔載または樹
脂封入する際に、主に容器あるいは樹脂とチップの熱膨
張率の差による歪等が生じるという欠点がある。また半
導体装置が複数のチップで構成される場合には、それら
のチップはチップの平面方向に配置されるので、容器の
平面方向に形状が大きくなり、且つチップ表面に形成さ
れチップから容器の外部へ電気的信号を取り出す電極（
以後バッド）と容器から容器の外部へ電気的信号を取り
出すリードとの接続が複雑になるという欠点がある。
本発明の半導体装置は、半導体チップを二分割した少な
くとも一組の二個の半導体チップと、該二個の半導体チ
ップの上に形状され該二個の半導体チップの電極形成面
を相向い合わせたとき相互に重なり合う位置に配置され
た少なくとも二個の外部取り出し用電極と、相向い合っ
た前記二個の半導体チップによって挟み付けられて固定
する少なくとも二個の外部取り出し用リードと、少なく
とも一組の前記二個の半導体チップ、少なくとも二個の
前記外部取り出し用電極および少なくとも二個の前記外
部取り出し用リードを封止あるいは収容する封止樹脂あ
るいは収容容器とを備えている。〔実施例〕 次に、本発明について図面を参照して説明する。
くとも一組の二個の半導体チップと、該二個の半導体チ
ップの上に形状され該二個の半導体チップの電極形成面
を相向い合わせたとき相互に重なり合う位置に配置され
た少なくとも二個の外部取り出し用電極と、相向い合っ
た前記二個の半導体チップによって挟み付けられて固定
する少なくとも二個の外部取り出し用リードと、少なく
とも一組の前記二個の半導体チップ、少なくとも二個の
前記外部取り出し用電極および少なくとも二個の前記外
部取り出し用リードを封止あるいは収容する封止樹脂あ
るいは収容容器とを備えている。〔実施例〕 次に、本発明について図面を参照して説明する。
第１図（ａ＞は本発明の一実施例の縦断面図、第１図（
ｂ）は本実施例の部分拡大断面図である。
ｂ）は本実施例の部分拡大断面図である。
本実施例は二個のチップ１および２、バッド形成面３お
よび４、バッド５および６、リード７および樹脂８を有
する。二個のチップ１．２において、バッド５，６が形
成されるパッド形成面３゜４が相向い合って設置され、
しかもバッド５．６はそれぞれチップ１．２上に相互に
重なり合う位置に配置され、またリード７はバッド５，
６に挟み付けることにより接着固定するようになってい
る。
よび４、バッド５および６、リード７および樹脂８を有
する。二個のチップ１．２において、バッド５，６が形
成されるパッド形成面３゜４が相向い合って設置され、
しかもバッド５．６はそれぞれチップ１．２上に相互に
重なり合う位置に配置され、またリード７はバッド５，
６に挟み付けることにより接着固定するようになってい
る。
本実施例の製法は次の様になる。先ず前述の様にチップ
１．２上にバッド５．６を形成する。チップ１，２およ
びリード７の位置合わせを行い、例えば熱圧着によりバ
ッド５とリード７およびバッド６とリード７を接着し、
全体を樹脂８で封止する。
１．２上にバッド５．６を形成する。チップ１，２およ
びリード７の位置合わせを行い、例えば熱圧着によりバ
ッド５とリード７およびバッド６とリード７を接着し、
全体を樹脂８で封止する。
このように本実施例によれば、構成要素であるチップ１
．２を分割することにより、−個のチップで半導体装置
を構成する場合と比較し、チップ面積は約１／２になる
。また二個のチップ１，２を重ね合わせることにより、
容器の平面方向には大面積を必要とせず、またバ・ソド
５．６とリード７の接合に際しても、同時にすべての接
合が可能となり、容易に接合できる。
．２を分割することにより、−個のチップで半導体装置
を構成する場合と比較し、チップ面積は約１／２になる
。また二個のチップ１，２を重ね合わせることにより、
容器の平面方向には大面積を必要とせず、またバ・ソド
５．６とリード７の接合に際しても、同時にすべての接
合が可能となり、容易に接合できる。
第１１］（ｂ）により、バッド５，６およびり−ド７の
接合部分について説明する。
接合部分について説明する。
チップ１．２のパッド形成面３．４側に絶縁膜９．１０
が形成され、電極としてアルミニウム電ＩＦｌｉ！１３
．１４が形成され、さらに保護膜１１．１２が形成され
、さらにアルミニウム電極１３．１４上にバリヤ金属１
５．１６として例えばチタンが形成され、バリヤ金属１
５．１６上に主に金からなるバッド５，６が形成される
。リード７をバッド５，６に位置合わせして約４５０℃
に加熱し、チップ１．２に圧力を加えることにより、バ
ッド５．６とリード７が圧着される。
が形成され、電極としてアルミニウム電ＩＦｌｉ！１３
．１４が形成され、さらに保護膜１１．１２が形成され
、さらにアルミニウム電極１３．１４上にバリヤ金属１
５．１６として例えばチタンが形成され、バリヤ金属１
５．１６上に主に金からなるバッド５，６が形成される
。リード７をバッド５，６に位置合わせして約４５０℃
に加熱し、チップ１．２に圧力を加えることにより、バ
ッド５．６とリード７が圧着される。
なお、他の実施例として次の様なものが考えられる。ま
ず第１図（ａ＞においてバッド５．６はチップ１．２の
回路に対して必ずしも電気的信号を入出力しなくても良
い。また単にチップ１とチップ２の間の電気的信号をや
りとりするだけで、リード７を外部に引き出さなくても
良い。この場合のバッド部分の構造は、リード７が外部
に引き出されないだけで、第１図（ａ＞と同様の構造と
なる。
ず第１図（ａ＞においてバッド５．６はチップ１．２の
回路に対して必ずしも電気的信号を入出力しなくても良
い。また単にチップ１とチップ２の間の電気的信号をや
りとりするだけで、リード７を外部に引き出さなくても
良い。この場合のバッド部分の構造は、リード７が外部
に引き出されないだけで、第１図（ａ＞と同様の構造と
なる。
第２の他の実施例として、第１図（ａ）の本実施例では
チップ１，２およびリード７の一部は樹脂で封止してい
るのに対して、例えばセラミック容器で封止しても良い
。
チップ１，２およびリード７の一部は樹脂で封止してい
るのに対して、例えばセラミック容器で封止しても良い
。
第３の池の実施例として、本実施例ではり−ド７は直接
容器８の外部に取出しているが、直接外部に取り出さず
に、別のリードに接合したのち外部に取り出す構造にし
ても良い。また本実施例ではり−ド７は曲がらず、直線
状に外部に取り出されているのに対して、所望の形状に
リード７を形成しても良い。
容器８の外部に取出しているが、直接外部に取り出さず
に、別のリードに接合したのち外部に取り出す構造にし
ても良い。また本実施例ではり−ド７は曲がらず、直線
状に外部に取り出されているのに対して、所望の形状に
リード７を形成しても良い。
以上説明したように本発明は、構成要素であるチップを
二個に分割することにより、また複数のチップを二個ず
つ相重ねて収容することにより、それぞれのチップ面積
の増大を抑えることができ、また容器の平面方向の大き
さを抑えることもでき、さらに複数チップになったとき
、パッドとリードの接続を複数にすることなく簡単にで
きる効果がある。
二個に分割することにより、また複数のチップを二個ず
つ相重ねて収容することにより、それぞれのチップ面積
の増大を抑えることができ、また容器の平面方向の大き
さを抑えることもでき、さらに複数チップになったとき
、パッドとリードの接続を複数にすることなく簡単にで
きる効果がある。
第１図（ａ）は本発明の一実施例の縦断面図、第１図（
ｂ）は本実施例の部分拡大断面図である。 １．２・・・半導体チップ、３．４・・・パッド形成面
、５．６・・・パッド、７・・・リード、８・・・樹脂
、９，１０・・・絶縁膜、１１．１２・・・保護膜、１
３．１４・・・アルミニウム電極、］、５．１６・・・
バリヤ金属。 差 ｌ 図 （ａ） （ｌに）
ｂ）は本実施例の部分拡大断面図である。 １．２・・・半導体チップ、３．４・・・パッド形成面
、５．６・・・パッド、７・・・リード、８・・・樹脂
、９，１０・・・絶縁膜、１１．１２・・・保護膜、１
３．１４・・・アルミニウム電極、］、５．１６・・・
バリヤ金属。 差 ｌ 図 （ａ） （ｌに）
Claims (1)
- 半導体チップを二分割した少なくとも一組の二個の半導
体チップと、該二個の半導体チップの上に形成され該二
個の半導体チップの電極形成面を相向い合わせたとき相
互に重なり合う位置に配置された少なくとも二個の外部
取り出し用電極と、相向い合った前記二個の半導体チッ
プによって挟み付けられて固定する少なくとも二個の外
部取り出し用リードと、少なくとも一組の前記二個の半
導体チップ、少なくとも二個の前記外部取り出し用電極
および少なくとも二個の前記外部取り出し用リードを封
止あるいは収容する封止樹脂あるいは収容容器とを備え
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60249470A JPS62108534A (ja) | 1985-11-06 | 1985-11-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60249470A JPS62108534A (ja) | 1985-11-06 | 1985-11-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62108534A true JPS62108534A (ja) | 1987-05-19 |
Family
ID=17193435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60249470A Pending JPS62108534A (ja) | 1985-11-06 | 1985-11-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62108534A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0437149A (ja) * | 1990-06-01 | 1992-02-07 | Toshiba Corp | 半導体装置 |
| US5556810A (en) * | 1990-06-01 | 1996-09-17 | Kabushiki Kaisha Toshiba | Method for manufacturing a semiconductor device wherein a semiconductor chip is connected to a lead frame by metal plating |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56137665A (en) * | 1980-03-31 | 1981-10-27 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor device |
-
1985
- 1985-11-06 JP JP60249470A patent/JPS62108534A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56137665A (en) * | 1980-03-31 | 1981-10-27 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0437149A (ja) * | 1990-06-01 | 1992-02-07 | Toshiba Corp | 半導体装置 |
| US5556810A (en) * | 1990-06-01 | 1996-09-17 | Kabushiki Kaisha Toshiba | Method for manufacturing a semiconductor device wherein a semiconductor chip is connected to a lead frame by metal plating |
| US5654584A (en) * | 1990-06-01 | 1997-08-05 | Kabushiki Kaisha Toshiba | Semiconductor device having tape automated bonding leads |
| EP1020903A1 (en) * | 1990-06-01 | 2000-07-19 | Kabushiki Kaisha Toshiba | A semiconductor device using a lead frame and its manufacturing method |
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