JPH02146752A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02146752A JPH02146752A JP30143388A JP30143388A JPH02146752A JP H02146752 A JPH02146752 A JP H02146752A JP 30143388 A JP30143388 A JP 30143388A JP 30143388 A JP30143388 A JP 30143388A JP H02146752 A JPH02146752 A JP H02146752A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- electrode terminal
- solder
- terminal
- case
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 229910000679 solder Inorganic materials 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 11
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052782 aluminium Inorganic materials 0.000 abstract description 4
- 238000009413 insulation Methods 0.000 abstract 4
- 238000001816 cooling Methods 0.000 abstract 1
- 230000007547 defect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/45124—Aluminium (Al) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分骨〕
この発明は、絶縁基板上に形成さねたパターンと、ケー
スと一体化している′電極端子との接着構造の改良に関
するものである。
スと一体化している′電極端子との接着構造の改良に関
するものである。
第8図は従来の半導体装置を示す断面側面図であり、図
において、1は放熱板、2ははんた3を介して放熱板l
と接合している絶縁基板、4はこの絶縁基板2上に形成
されたパターン、5はこのパターン4上にはんた6を介
して接合している半導体素子、7はこの半導体素子5と
対応するパターンを接続するアルミ線、8はケース、9
はこのケース8と一体化構造となっている電極端子、1
゜はこの電極端子9と対応するパターンを接合するはん
だである。なお、第4図は′電極端子9と一体化したケ
ース8の断面側面図である。
において、1は放熱板、2ははんた3を介して放熱板l
と接合している絶縁基板、4はこの絶縁基板2上に形成
されたパターン、5はこのパターン4上にはんた6を介
して接合している半導体素子、7はこの半導体素子5と
対応するパターンを接続するアルミ線、8はケース、9
はこのケース8と一体化構造となっている電極端子、1
゜はこの電極端子9と対応するパターンを接合するはん
だである。なお、第4図は′電極端子9と一体化したケ
ース8の断面側面図である。
次に、この半導体の製造工程について説明する。
放熱板1上【こはんだ3を介して絶縁基板2を配置し、
この絶縁基板2上のパターン4上にはんだ6を介して半
導体素子5を配置する。そしてこれらを組立設備の熱板
(図示していない)上に載せて加熱し、各部品をはんだ
融着する。その後、半導体素子5上のポンディングパッ
ドと対応するパターン4をアルミ線7によりワイヤボン
ドし、この後、電極端子7と一体化構造のケース8を取
付け、樹脂封止(図示省略)して完成する。
この絶縁基板2上のパターン4上にはんだ6を介して半
導体素子5を配置する。そしてこれらを組立設備の熱板
(図示していない)上に載せて加熱し、各部品をはんだ
融着する。その後、半導体素子5上のポンディングパッ
ドと対応するパターン4をアルミ線7によりワイヤボン
ドし、この後、電極端子7と一体化構造のケース8を取
付け、樹脂封止(図示省略)して完成する。
以上のような構成のものにおいて、第8図にはケースと
一体化された電極端子9が2つの場合を示しているが、
この′電極端子数の増加に伴ない、′電極端子9のはん
だ接合面の平面度のコントロールが饋しくなる。さらに
は、この電極端子9を絶縁基板2上に形成されたパター
ン4にはんだ10で接合したとき、Gまんだ厚にバラツ
キが生じ、良好な接合状態が得られないという間頌点が
あった。
一体化された電極端子9が2つの場合を示しているが、
この′電極端子数の増加に伴ない、′電極端子9のはん
だ接合面の平面度のコントロールが饋しくなる。さらに
は、この電極端子9を絶縁基板2上に形成されたパター
ン4にはんだ10で接合したとき、Gまんだ厚にバラツ
キが生じ、良好な接合状態が得られないという間頌点が
あった。
己の発明は上記のような間句点を解消するためになされ
たもので、パターンと電極端子の接合に用いたはんだの
厚みごコントロールすることのできる半導体装置を得る
ことを目的としている。
たもので、パターンと電極端子の接合に用いたはんだの
厚みごコントロールすることのできる半導体装置を得る
ことを目的としている。
(課題を解決するための手段〕
この発明に係る半導体装置は、パターンと電極端子間に
凹状の端子台を設けたものである。
凹状の端子台を設けたものである。
し作用〕
この発明における半導体装置は、凹状端子台により、は
んだ厚のバラツキが補正され、はんだ付不良が発生しな
い。
んだ厚のバラツキが補正され、はんだ付不良が発生しな
い。
以下、この発明の一実施例を図について説明する。第1
図において、11は電極端子9とこれGこ対応するパタ
ーン4この間に介装さね、四部11aを有する端子台で
あり、10はこの端子台11の四部11a内に施され、
該端子台11と電極端子9とを接合するためのはんだで
ある。なお、その他の構成Qこついては上記従来例のも
のと同様Qこつき説明を省略する。
図において、11は電極端子9とこれGこ対応するパタ
ーン4この間に介装さね、四部11aを有する端子台で
あり、10はこの端子台11の四部11a内に施され、
該端子台11と電極端子9とを接合するためのはんだで
ある。なお、その他の構成Qこついては上記従来例のも
のと同様Qこつき説明を省略する。
上述した通り、第2図のものにおいて、ケース8と一体
化構造となっている電極端子〇の数か多くなると、電極
端子9のパターン4とのはんだ何面の平面度をコントロ
ールするのが艷しくなり、そのため、パターン4と電極
端子9間のはんだ10の厚さにバラツキが生じる。
化構造となっている電極端子〇の数か多くなると、電極
端子9のパターン4とのはんだ何面の平面度をコントロ
ールするのが艷しくなり、そのため、パターン4と電極
端子9間のはんだ10の厚さにバラツキが生じる。
ところで第1図に示す如く、電極端子〇とパターン4間
に凹状の端子台11を設け、この端子台の電極端子がは
んだ付される面を凹状にしておくことにより、はんだ厚
のバラツキが捕止され、かつ′電極端子9のはんた何面
にしっかりと接合できるようになる。
に凹状の端子台11を設け、この端子台の電極端子がは
んだ付される面を凹状にしておくことにより、はんだ厚
のバラツキが捕止され、かつ′電極端子9のはんた何面
にしっかりと接合できるようになる。
(発明の効果〕
以上のようにこの発明によれば、パターンと電極端子の
接合に際してその間に凹状の端子台を股゛けて、はんだ
接合するようにしたので、ケースと一体化構造の各1極
端子のはんだ何面のバラツキに関係なく艮好なパターン
と電極端子のはんだ接合を得ることができるという効果
がある。
接合に際してその間に凹状の端子台を股゛けて、はんだ
接合するようにしたので、ケースと一体化構造の各1極
端子のはんだ何面のバラツキに関係なく艮好なパターン
と電極端子のはんだ接合を得ることができるという効果
がある。
第1図はこの発明の一実施例による半導体装置の側面断
面図、第2図はその端子台とw、極端子の部分の拡大斜
視図、第8図は従来の半導体装置の側面断面(9)、第
4図は電極端子と一体化したケースの側面断面図である
。 図中、lは放熱板、2は絶縁基板、3.6.10ははん
だ、4はパターン、5G:lt半導体素子、7はアルミ
線、8はケース、9は゛電極端子、11は端子台である
。 なお、図中同一符号は同−又は相当部分を示す。
面図、第2図はその端子台とw、極端子の部分の拡大斜
視図、第8図は従来の半導体装置の側面断面(9)、第
4図は電極端子と一体化したケースの側面断面図である
。 図中、lは放熱板、2は絶縁基板、3.6.10ははん
だ、4はパターン、5G:lt半導体素子、7はアルミ
線、8はケース、9は゛電極端子、11は端子台である
。 なお、図中同一符号は同−又は相当部分を示す。
Claims (1)
- 絶縁基板上に形成されたパターンと、ケースと一体化し
ている電極端子とを接合するようにした半導体装置にお
いて、上記絶縁基板上のパターンと、それにはんだ付さ
れる電極端子間に、凹部を有する端子台を介装し、この
端子台の凹部内にはんだを施して接合するようにしたこ
とを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30143388A JPH02146752A (ja) | 1988-11-28 | 1988-11-28 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30143388A JPH02146752A (ja) | 1988-11-28 | 1988-11-28 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02146752A true JPH02146752A (ja) | 1990-06-05 |
Family
ID=17896824
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30143388A Pending JPH02146752A (ja) | 1988-11-28 | 1988-11-28 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02146752A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012004226A (ja) * | 2010-06-15 | 2012-01-05 | Mitsubishi Electric Corp | 電力用半導体装置 |
-
1988
- 1988-11-28 JP JP30143388A patent/JPH02146752A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012004226A (ja) * | 2010-06-15 | 2012-01-05 | Mitsubishi Electric Corp | 電力用半導体装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2980495B2 (ja) | 半導体装置の製造方法 | |
JP2000277557A (ja) | 半導体装置 | |
JPH11243172A (ja) | チップサイズ半導体パッケージ及びその製造方法 | |
JPH02146752A (ja) | 半導体装置 | |
JPS6313337A (ja) | 半導体素子の実装方法 | |
JPH06104295A (ja) | ハイブリッドicのはんだ付け方法 | |
JP2803211B2 (ja) | 半導体装置のボンディング方法及びボンディング装置 | |
JPH1065084A (ja) | リードフレーム | |
JPH01261247A (ja) | 低融点ガラス接着による接合体の製造方法,及び接着体 | |
JPH0617317Y2 (ja) | 混成集積回路の接続構造 | |
JPS6332269B2 (ja) | ||
JP2617638B2 (ja) | 半導体装置用リードフレーム | |
JPS5927537A (ja) | 半導体装置 | |
JPS62154648A (ja) | バンプ形成方法 | |
JPS63248155A (ja) | 半導体装置 | |
JP2684863B2 (ja) | 半導体装置 | |
JPH01100957A (ja) | ハイブリッドic | |
JPH0525237Y2 (ja) | ||
JPS624331A (ja) | ワイヤボンデイング方法 | |
JP2538394B2 (ja) | 半導体装置の製造方法 | |
JPS6386442A (ja) | Tab用icチツプ | |
JPH077817B2 (ja) | 複合リードフレームの製造方法 | |
JPH0864745A (ja) | 半導体装置 | |
JPH02306657A (ja) | 半導体装置 | |
JPH01281741A (ja) | 半導体装置 |