JPS6194152A - 制御装置の高速異常処理方法 - Google Patents
制御装置の高速異常処理方法Info
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- JPS6194152A JPS6194152A JP59214126A JP21412684A JPS6194152A JP S6194152 A JPS6194152 A JP S6194152A JP 59214126 A JP59214126 A JP 59214126A JP 21412684 A JP21412684 A JP 21412684A JP S6194152 A JPS6194152 A JP S6194152A
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- bus
- signal
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、制御装置に係９、特に、内部動作異常検出機
能をもつメモリ装置に好適な、異常処理方法に関する。
能をもつメモリ装置に好適な、異常処理方法に関する。
一般に、Ｉ Ｅ Ｅ Ｅ ７９６ （Ｉｎｔｅｌ Ｍｕ
ｌｔｉｂｕｓ３ｐｅｃｉｆｉｃａｔｉｏｎ ” ｐｒｏ
ｐｏｓｅｄ ＩＥＥＥＭｉｃｒｏｃｏｍｐｕｔｅｒ Ｓ
ｙｓｔｅｍ Ｂｕｓ ５ｔａｎｄａｒｄ（７９６Ｂｕｓ
ど）に示されるようなバス仕様が知られている。第３図
にこのバスを使用した制御装置の動作例を示す。ここで
は、処理装置１が受動装置２に対し、バス３を介して、
データの読み出しを実行する場合を考える。処理装置１
からは、読み出し信号とアドレスが出力され、受動装置
２は、データと応答信号を出力する。受動装置に読み出
し異常がない場合、受ｋｂ装置は送出するデータ整定後
、応答信号を返却し、処理装置は応答信号を受信後、読
み出し信号を解除していた。
ｌｔｉｂｕｓ３ｐｅｃｉｆｉｃａｔｉｏｎ ” ｐｒｏ
ｐｏｓｅｄ ＩＥＥＥＭｉｃｒｏｃｏｍｐｕｔｅｒ Ｓ
ｙｓｔｅｍ Ｂｕｓ ５ｔａｎｄａｒｄ（７９６Ｂｕｓ
ど）に示されるようなバス仕様が知られている。第３図
にこのバスを使用した制御装置の動作例を示す。ここで
は、処理装置１が受動装置２に対し、バス３を介して、
データの読み出しを実行する場合を考える。処理装置１
からは、読み出し信号とアドレスが出力され、受動装置
２は、データと応答信号を出力する。受動装置に読み出
し異常がない場合、受ｋｂ装置は送出するデータ整定後
、応答信号を返却し、処理装置は応答信号を受信後、読
み出し信号を解除していた。
しかし、この方法では受動装置側で読み出し異常発生時
に応答信号を返却しないため処理装置は応答信号を待ち
続け、一定時間経過後自ら読み出し要求を解除していた
。
に応答信号を返却しないため処理装置は応答信号を待ち
続け、一定時間経過後自ら読み出し要求を解除していた
。
図中の破線は、正常時の動作を示すものである。
このため、処理装置は、バスにつながる装置のアクセス
タイムの最大値以上待たされ、その間、次の処理に移行
できないという欠点があった。
タイムの最大値以上待たされ、その間、次の処理に移行
できないという欠点があった。
本発明の目的は、受動装置側における異常発生を、′応
答信号線を利用して処理装置側に報告することによシ、
異常処理の高速処理方法を提供することにある。
答信号線を利用して処理装置側に報告することによシ、
異常処理の高速処理方法を提供することにある。
〔発明の概要〕
本発明は、異常発生時に未使用となる反応信号５線に着
目し、この応答信号線を異常報告用としても使用するこ
とによシ、別な専用信号線を準備しておかなくとも、高
速化が可能となる方法である。
目し、この応答信号線を異常報告用としても使用するこ
とによシ、別な専用信号線を準備しておかなくとも、高
速化が可能となる方法である。
以下、本発明の一実施例を第１図により説明する。
処理装置１がバス２を介して、アドレス５と起動信号６
を出力する。
を出力する。
受動装置２は、アドレス５ｆ？ｃ比較器７に入力し、該
当の受動装置であれば、応答動作を開始する。
当の受動装置であれば、応答動作を開始する。
該当の受動装置２では、内部処理回路９及び内部動作異
常検出回路１０が起動され、異常が検出されない場合、
応答信号１１の送出と、データ１２の送受を実行する。
常検出回路１０が起動され、異常が検出されない場合、
応答信号１１の送出と、データ１２の送受を実行する。
これに対し、処理装置側からの起動により、受動装置側
で内部動作異常検出回路１０が異常を検出した場合、応
答信号１１に変調信号発生器１４の出力を乗せる。
で内部動作異常検出回路１０が異常を検出した場合、応
答信号１１に変調信号発生器１４の出力を乗せる。
処理装置側では、応答信号１１を、変調信号検出回路１
５に入力し、受動装置側の異常の有無を検出する。
５に入力し、受動装置側の異常の有無を検出する。
さらに、受動装置側で異常が発生した場合、異常検出回
路１０により、データバスに異常要因レジスタ１６の内
容を出力し、処理装置側で、異常検出時、データバスを
受信状態とし、異常要因を受け取る。
路１０により、データバスに異常要因レジスタ１６の内
容を出力し、処理装置側で、異常検出時、データバスを
受信状態とし、異常要因を受け取る。
図中８はアドレス設定器である。
具体的な動作例として、処理装置が読み出し起動をした
時、受動装置側で睨み出し異常が発生した例を、第２図
に示す。
時、受動装置側で睨み出し異常が発生した例を、第２図
に示す。
従来ば、受動装置側の異常を、応答信号なしという状態
で判断していたが、本実施例によれば、応答信号に含ま
れる変調信号により判断できるため、異常発生検出の高
速化がはかられる効果がろる。具体的には、バスにつな
がる装置のアクセスタイムの最大値以上待たされていた
ものが、個々の装置Ｏアクセスタイムと同程度に短縮で
きる。
で判断していたが、本実施例によれば、応答信号に含ま
れる変調信号により判断できるため、異常発生検出の高
速化がはかられる効果がろる。具体的には、バスにつな
がる装置のアクセスタイムの最大値以上待たされていた
ものが、個々の装置Ｏアクセスタイムと同程度に短縮で
きる。
また、異常発生時（１））にその異常要因を出力するこ
とにより同一アクセス期間内に要因を知ることができ、
このことは、異常要因の読み出しのための再起動が不要
となり、さらに、異常要因読み出し実行までに、他の処
理装置によシ、受動装置内の異常要因データが変更され
ることがなく、同時性が保たれるという効果がある。
とにより同一アクセス期間内に要因を知ることができ、
このことは、異常要因の読み出しのための再起動が不要
となり、さらに、異常要因読み出し実行までに、他の処
理装置によシ、受動装置内の異常要因データが変更され
ることがなく、同時性が保たれるという効果がある。
受動装置として現在のメモリボードを例にとると、正常
時のアクセスタイム５００ ｍ ｓに対し、処理装置の
タイムアウト検出時間が、５μｓ程度であるため、１／
１０に高速化できることになる。
時のアクセスタイム５００ ｍ ｓに対し、処理装置の
タイムアウト検出時間が、５μｓ程度であるため、１／
１０に高速化できることになる。
また、現在ではタイムアウトにより異常検出した場合、
処理装置が受動装置に対し、異常要因の読み出し起動を
かけているが、この起動が不要となる。さらに、ハード
量の増大も、異常要因データ数分のゲート程度ですみ、
コスト面での上昇は無い。
処理装置が受動装置に対し、異常要因の読み出し起動を
かけているが、この起動が不要となる。さらに、ハード
量の増大も、異常要因データ数分のゲート程度ですみ、
コスト面での上昇は無い。
本発明によれば、異常処理の高速化がはかれるので、他
の処理のさまたげにならず、バス使用効率も改善される
。
の処理のさまたげにならず、バス使用効率も改善される
。
第１図は、本発明の一実施例の系統図、第２図は、本発
明の動作金示す図、第３図は、従来例を示す説明図であ
る。 ｌ・・・処理装置、２・・・受動装置、３・・・バス、
１０・・・内部動作異常検出回路、１４・・・変調信号
発生器、１５・・・変調信号検出回路、１６・・・異常
要因レジ２そ、２７Ｊ （（１〕 （ｌ）
明の動作金示す図、第３図は、従来例を示す説明図であ
る。 ｌ・・・処理装置、２・・・受動装置、３・・・バス、
１０・・・内部動作異常検出回路、１４・・・変調信号
発生器、１５・・・変調信号検出回路、１６・・・異常
要因レジ２そ、２７Ｊ （（１〕 （ｌ）
Claims (2)
- １． 処理装置と、この処理装置から読み書きされる内
部動作異常検出機能をもつ受動装置と、前記処理装置と
前記受動装置間の信号伝送を受け持ち、異常報告専用信
号をもたないバスとから成る制御装置において、 変調信号発生器と、この変調信号発生器の出力をバスの
応答信号線に出力する応答信号切換回路を前記受動装置
側に設け、また、前記受動装置から送られてくる応答信
号から変調信号を検出し異常の有無を判断する回路を前
記処理装置側に設けたことを特徴とする、制御装置の高
速異常処理方法。 - ２． 特許請求の範囲第１項において、 異常発生時、前記応答信号線に前記変調信号を出力する
とともに、データバス上に、異常要因を出力する回路を
前記受動装置側に設け、また、前記応答信号から前記変
調信号を検出した場合、データバスを受信側に切り換え
、前記受動装置の異常内容を受け取ることのできるバス
方向切換装置を前記処理装置側に設けたことを特徴とす
る、制御装置の高速異常処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59214126A JPS6194152A (ja) | 1984-10-15 | 1984-10-15 | 制御装置の高速異常処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59214126A JPS6194152A (ja) | 1984-10-15 | 1984-10-15 | 制御装置の高速異常処理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6194152A true JPS6194152A (ja) | 1986-05-13 |
Family
ID=16650648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59214126A Pending JPS6194152A (ja) | 1984-10-15 | 1984-10-15 | 制御装置の高速異常処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6194152A (ja) |
-
1984
- 1984-10-15 JP JP59214126A patent/JPS6194152A/ja active Pending
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