JPS6184824A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS6184824A JPS6184824A JP59207457A JP20745784A JPS6184824A JP S6184824 A JPS6184824 A JP S6184824A JP 59207457 A JP59207457 A JP 59207457A JP 20745784 A JP20745784 A JP 20745784A JP S6184824 A JPS6184824 A JP S6184824A
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- JP
- Japan
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- oxide film
- wiring
- patterns
- pattern
- accessory pattern
- Prior art date
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- Pending
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54406—Marks applied to semiconductor devices or parts comprising alphanumeric information
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- H—ELECTRICITY
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- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
不発明は半導体集積回路の構造の改良に関する。
（従来の技術）
従来、半導体集積回路はトランジスタ、ダイオード、抵
抗等種々な素子を含むが、これらの機能素子の他にも種
々のパターンを入れている。この例としては、目合せパ
ターン、社標、品名、作成年度、各種のチェック用パタ
ーン等がある。これらのパターン（以下、アクセサリ−
パターンと称す）の占める面積はパターンの縮少化に伴
ない無視できない大きさになって来ている。
抗等種々な素子を含むが、これらの機能素子の他にも種
々のパターンを入れている。この例としては、目合せパ
ターン、社標、品名、作成年度、各種のチェック用パタ
ーン等がある。これらのパターン（以下、アクセサリ−
パターンと称す）の占める面積はパターンの縮少化に伴
ない無視できない大きさになって来ている。
（発明が解決しようとする問題点）
現在、半導体業界はクエハーの大型化、チップサイズの
縮少化でコストダウンを進めているわけであるが、アク
セサリ−パターンとしても例外ではない。ところが、ア
クセサリ−パターンを視覚的に判読できる大きさを要求
するものが多く なかなか、縮少化できない。このアク
セサリ−パターンを機能素子とは別の領域に設けるとチ
ップ面積の縮少ができずコストアップの４因の一つにな
る欠点があった。
縮少化でコストダウンを進めているわけであるが、アク
セサリ−パターンとしても例外ではない。ところが、ア
クセサリ−パターンを視覚的に判読できる大きさを要求
するものが多く なかなか、縮少化できない。このアク
セサリ−パターンを機能素子とは別の領域に設けるとチ
ップ面積の縮少ができずコストアップの４因の一つにな
る欠点があった。
本発明の目的はアクセサリ−パターンの挿入方法を改良
し、チップ面積を小さくしてチップのコストを低減させ
ることにある。
し、チップ面積を小さくしてチップのコストを低減させ
ることにある。
（問題点を解決するだめの手段）
本発明は、社標、品名、作成年月等のアクセサリ−パタ
ーンを金属配線上の絶縁膜に形成することを特徴とする
特 （実施例） 次に、本発明を金属配線としてアルミニウム、金属配線
上の絶縁膜をシリコン酸化膜とした場合を例にとって説
明する。
ーンを金属配線上の絶縁膜に形成することを特徴とする
特 （実施例） 次に、本発明を金属配線としてアルミニウム、金属配線
上の絶縁膜をシリコン酸化膜とした場合を例にとって説
明する。
第１図および第２図は、夫々本発明の一実施例を示す平
面図および断面図で、半導体基板１に所望の不純物拡散
を行なって所定の素子を形成したのち、表面にシリコン
酸化膜２が形成され、これに電極コンタクト用の窓を開
けてアルミニウム配＃Ｊ３が形成される。その後、表面
保護のためのシリコン酸化膜４をＣＶＤ法により表面全
体に５０００化膜４のうちボンディング用パッドのため
の穴開けを行なうが、この時アルミニウム配線３上の酸
化膜４の幅の広い適当な場所に、文字、数字、記号等の
アクセサリ−パターンを必要な形状に同時に除去する。
面図および断面図で、半導体基板１に所望の不純物拡散
を行なって所定の素子を形成したのち、表面にシリコン
酸化膜２が形成され、これに電極コンタクト用の窓を開
けてアルミニウム配＃Ｊ３が形成される。その後、表面
保護のためのシリコン酸化膜４をＣＶＤ法により表面全
体に５０００化膜４のうちボンディング用パッドのため
の穴開けを行なうが、この時アルミニウム配線３上の酸
化膜４の幅の広い適当な場所に、文字、数字、記号等の
アクセサリ−パターンを必要な形状に同時に除去する。
この結果としてシリコン酸化膜４に必要なパターン５が
形成される。
形成される。
このように、パターン５を配線３上のシリコン酸化膜４
に形成しているのでチップサイズを小さくでき、しかも
工数を増やすことな〈従来と同じ工程で実施できる。さ
らに、下のアルミニウム配線３を切断することがないの
で、配線３を屑食して表示を形成した場合に比し、配線
３の電流密要を小さくすることなく、自由な形にパター
ンを形成できる。
に形成しているのでチップサイズを小さくでき、しかも
工数を増やすことな〈従来と同じ工程で実施できる。さ
らに、下のアルミニウム配線３を切断することがないの
で、配線３を屑食して表示を形成した場合に比し、配線
３の電流密要を小さくすることなく、自由な形にパター
ンを形成できる。
本発明は、表面保護用の絶縁膜にパターンを形成するの
であるが、パターンを形成すると当然下の金属配線が表
面に露出してしまう１．絶縁膜の目的は配線のキズ、汚
れ、短絡を防ぐことではあるが、通常幅の広い配線上に
細いパターンを形成することを考慮すると、キズ、汚れ
、短絡の心配はこのような細いパターンの露出ではほと
んどない。
であるが、パターンを形成すると当然下の金属配線が表
面に露出してしまう１．絶縁膜の目的は配線のキズ、汚
れ、短絡を防ぐことではあるが、通常幅の広い配線上に
細いパターンを形成することを考慮すると、キズ、汚れ
、短絡の心配はこのような細いパターンの露出ではほと
んどない。
（発明の効果）
以上のとおり、本発明によれば、チップサイズや製造工
程を増すことなく、アクセサリ−パターンを有する半導
体集積回路が提供される。
程を増すことなく、アクセサリ−パターンを有する半導
体集積回路が提供される。
第１図は本発明の一実施例を示す部分平面図で、第２図
は第１図のＡ−Ａ’ 断面図である。 １・・・・・・シリコン基板、２・・・・・・シリコン
酸化膜、３・・・・・・アルミ配房、４・・・・・・Ｃ
ＶＤにて成長したシリコン酸化膜、５・・・・・・アク
セサリ−パターン。 箒 １ 図 察２図
は第１図のＡ−Ａ’ 断面図である。 １・・・・・・シリコン基板、２・・・・・・シリコン
酸化膜、３・・・・・・アルミ配房、４・・・・・・Ｃ
ＶＤにて成長したシリコン酸化膜、５・・・・・・アク
セサリ−パターン。 箒 １ 図 察２図
Claims (1)
- 配線層およびこれを覆う絶縁膜を有する半導体集積回路
において、前記配線層上の前記絶縁膜に文字、数字およ
び記号の少なくとも一つを形成したことを特徴とする半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59207457A JPS6184824A (ja) | 1984-10-03 | 1984-10-03 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59207457A JPS6184824A (ja) | 1984-10-03 | 1984-10-03 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6184824A true JPS6184824A (ja) | 1986-04-30 |
Family
ID=16540085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59207457A Pending JPS6184824A (ja) | 1984-10-03 | 1984-10-03 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6184824A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6023094A (en) * | 1998-01-14 | 2000-02-08 | National Semiconductor Corporation | Semiconductor wafer having a bottom surface protective coating |
| US6156579A (en) * | 1992-04-20 | 2000-12-05 | Motorola Inc. | Circuit identifier for use with focused ion beam equipment |
| US6307273B1 (en) * | 1996-06-07 | 2001-10-23 | Vanguard International Semiconductor Corporation | High contrast, low noise alignment mark for laser trimming of redundant memory arrays |
| CN1079851C (zh) * | 1995-12-25 | 2002-02-27 | 帝人株式会社 | 热粘合复合纤维及由其形成的高弹性纤维球状体 |
| JP2009188354A (ja) * | 2008-02-08 | 2009-08-20 | Fujitsu Microelectronics Ltd | 半導体基板及び半導体装置の製造方法 |
| CN102270657A (zh) * | 2010-06-07 | 2011-12-07 | 三菱电机株式会社 | 半导体元件 |
| CN103872020A (zh) * | 2012-12-14 | 2014-06-18 | 英飞凌科技股份有限公司 | 具有标识标记的半导体器件 |
-
1984
- 1984-10-03 JP JP59207457A patent/JPS6184824A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6156579A (en) * | 1992-04-20 | 2000-12-05 | Motorola Inc. | Circuit identifier for use with focused ion beam equipment |
| CN1079851C (zh) * | 1995-12-25 | 2002-02-27 | 帝人株式会社 | 热粘合复合纤维及由其形成的高弹性纤维球状体 |
| US6307273B1 (en) * | 1996-06-07 | 2001-10-23 | Vanguard International Semiconductor Corporation | High contrast, low noise alignment mark for laser trimming of redundant memory arrays |
| US6023094A (en) * | 1998-01-14 | 2000-02-08 | National Semiconductor Corporation | Semiconductor wafer having a bottom surface protective coating |
| US6175162B1 (en) | 1998-01-14 | 2001-01-16 | National Semiconductor Corporation | Semiconductor wafer having a bottom surface protective coating |
| USRE38789E1 (en) | 1998-01-14 | 2005-09-06 | National Semiconductor Corporation | Semiconductor wafer having a bottom surface protective coating |
| JP2009188354A (ja) * | 2008-02-08 | 2009-08-20 | Fujitsu Microelectronics Ltd | 半導体基板及び半導体装置の製造方法 |
| CN102270657A (zh) * | 2010-06-07 | 2011-12-07 | 三菱电机株式会社 | 半导体元件 |
| US8803278B2 (en) | 2010-06-07 | 2014-08-12 | Mitsubishi Electric Corporation | Semiconductor device |
| CN103872020A (zh) * | 2012-12-14 | 2014-06-18 | 英飞凌科技股份有限公司 | 具有标识标记的半导体器件 |
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