JP2009188354A - 半導体基板及び半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】半導体基板1の上部領域に、例えばレーザビームを照射して、例えば層間絶縁膜17、周辺Al層20a、層間絶縁膜15,13,11,8を開口するドット24を適宜形成し、複数のドット24から所定の数字や英字等の文字を刻印(マーキング)する。これにより、上部領域に複数のドット24からなる上部ID30が形成される。
【選択図】図3
Description
また、半導体基板の他の管理方法として、ウェーハメーカにより半導体ウェーハに形成されたウェーハIDであるベンダーマークを用いて管理する方法がある。
本発明では、半導体基板に関する情報を表示するIDを、複数の配線のうちで最上層の配線の材料が存在する部分の上方に上部IDとして形成する。この場合、最上層の配線材料は可視光を透過しないものであり、従って配線材料よりも下層からの光が当該配線材料により遮断される。そのため、半導体チップの配線構成が複雑な多層構造を採るものであり、上部IDが比較的浅いものであっても、容易且つ確実に当該上部IDを確認することができる。
以下、本発明を適用した好適な諸実施形態について、図面を参照しながら詳細に説明する。なお、以下の諸実施形態では、説明の便宜上、半導体基板の構成を半導体装置の製造方法と共に説明する。
図1は、第1の実施形態による半導体装置の製造方法を工程順に示すフロー図である。図2及び図3は、第1の実施形態による半導体装置の製造方法の主要工程における半導体基板の様子を示す概略断面図である。
詳細には、先ず、半導体基板1における素子分離領域に分離溝を形成し、この分離溝を埋め込むように絶縁膜、ここではシリコン酸化膜を形成する。そして、化学機械研磨(Chemical Mechanical Polishing:CMP)法によりシリコン酸化膜を平坦化する。以上により、分離溝をシリコン酸化物で充填するSTI(Shallow Trench Isolation)素子分離構造2が形成され、素子分離構造2により半導体基板1上で活性領域が画定される。
なお、半導体基板1に適宜にアニール処理を施してイオン注入された不純物を活性化する。
詳細には、先ず、ゲート電極4を覆うように、シリコン基板1の全面にCVD法等により絶縁膜、ここではシリコン酸化膜を堆積し、層間絶縁膜8を形成する。
次に、層間絶縁膜8をリソグラフィー及びドライエッチングにより加工し、ソース/ドレイン領域5(及びゲート電極4:不図示)の表面の一部を露出させるコンタクト孔を形成する。そして、コンタクト孔の内壁面を覆うように、スパッタ法によりTiN等を堆積し、密着層となるグルー膜を形成する。
その後、グルー膜を介してコンタクト孔を埋め込むように、層間絶縁膜8上にCVD法等によりタングステン(W)を堆積し、堆積されたWの表面をCMP法により研磨して平坦化する。以上により、グルー膜を介してコンタクト孔を充填してなるWプラグ9が形成される。
即ち、層間絶縁膜11をエッチングし、Wプラグ9の表面を露出させる配線溝を形成する。その後、配線溝の内壁面を覆うように、密着層となるグルー膜としてTiN膜、Ta膜又はTaN膜をスパッタ法により成膜し、グルー膜上にメッキ電極膜(不図示)を形成する。その後、電界メッキ法によりCu膜(Cu又はその合金膜。以下同じ)を成膜した後、CMP法によりCu膜及びグルー膜を研磨する。以上により、配線溝内にグルー膜を介してCu(Cu又はその合金。以下同じ)で充填され、Wプラグ9と電気的に接続されてなるCu配線12が形成される。
即ち、シリコン酸化膜13cには配線溝を、シリコン窒化膜13b及びシリコン酸化膜13aには配線溝と一体となるビア孔を形成する。そして、上記したCu配線12の形成時と同様に、これら配線溝及びビア孔に密着層となるグルー膜、メッキ電極膜、及び電界メッキ法によるCu膜を順次形成し、CMP法によりCu膜及びグルー膜を研磨する。以上により、配線溝及びビア孔内にグルー膜を介してCuで充填され、Cu配線12と電気的に接続されてなるCu配線14が形成される。
なお本実施形態では、Cu配線14として1層のみを示すが、このCu配線14を複数層に積層形成しても良い。
次に、層間絶縁膜15をリソグラフィー及びドライエッチングにより加工し、Cu配線14の表面の一部を露出させるビア孔を形成する。そして、ビア孔の内壁面を覆うように、スパッタ法によりTiN等を堆積し、密着層となるグルー膜を形成する。
その後、グルー膜を介してビア孔を埋め込むように、層間絶縁膜15上にCVD法等によりタングステン(W)を堆積し、堆積されたWの表面をCMP法により研磨して平坦化する。以上により、グルー膜を介してビア孔を充填してなるWプラグ16が形成される。
なお、最上層の配線材料として適用できるものであり、可視光に対して非透過であるという条件を満たすものとして、Al又はAl合金以外に例えば(AlCu, AlCuTi, AlSi
)がある。
次に、上部配線20及び周辺Al層20aを覆うように、CVD法等により絶縁膜、ここではシリコン酸化膜を堆積し、層間絶縁膜17を形成する。
詳細には、半導体基板1の上部領域に、例えば図3(a)のようにレーザビームを照射して、例えば層間絶縁膜17、周辺Al層20a、層間絶縁膜15,13,11,8を開口するドット24を適宜形成し、複数のドット24から所定の数字や英字等の文字を刻印(マーキング)する。これにより、上部領域に複数のドット24からなる上部ID30が形成される。ドット24は、例えば深さ3.0μm程度に形成される。
ここで、複数のドット24を形成する際に発生したパーティクルを除去するため、半導体基板1の表面に例えばブラシスクラバー処理を施しても良い。
しかしながら、上部ID30が形成される周辺Al層20aを半導体基板1の周縁領域上に設ける場合、最上層の配線を形成する際に半導体基板の外周部(ウェーハエッジから数mm)の配線層を除去する場合があり、周辺Al層20aの周縁側の端部にはAl膜の残存が不十分となることが懸念される。この場合、上部ID30を形成すると、例えば図4(c)に示すように、上部ID30の一部がAl非形成領域1aにかかり、上部ID30の下方にAl膜の存在しない部分が生じる可能性がある。
そこで、上記のように周辺Al膜20aを上部領域を包含した突出部20bを有するように形成することにより、周辺Al膜20aが確実に存在する部分に上部ID30を形成することができる。
詳細には、半導体製造工程のラインに設置されている製造装置の自動読み取り装置を用いて、或いはユーザによる目視で上部ID30を保護膜18上から読み取る。
この読み取り時において、上部ID30の下部に存する周辺Al膜20aは可視光に対して非透過であるため、周辺Al膜20aの存在により当該周辺Al膜20aよりも下層からの光が遮断される。このとき、周辺Al膜20aは上部配線20とは非接触で独立に形成されており、この周辺Al膜20aの上方に上部ID30が形成されているため、上部配線20等に影響を及ぼすことなく読み取りができる。このように上部ID30を設けることにより、半導体チップ32の配線構成が複雑な多層構造を採り、しかも比較的浅い上部ID30でも、容易且つ確実に当該上部ID30を確認することができる。
更に、周辺Al膜20aの突出部20bの存在により、Al膜が確実に存在する部分に上部ID30が形成されているため、上記した遮光効果を確実に奏することができ、上部ID30のより確実な確認が実現する。
半導体チップ32の組み立て工程は、関連会社や顧客先で行われる場合もあり、自動読み取り装置の機種は様々である。配線構造が多層になっても、配線工程後に形成した上部ID30を用いれば、読み取りエラーが生じることなく、確実な工程管理を行うことができる。
ここで、第1の実施形態の変形例について説明する。
図6は、第1の実施形態の変形例による半導体装置の製造方法を工程順に示すフロー図である。図7は、第1の実施形態の変形例による半導体装置の製造方法の主要工程における半導体基板の様子を示す概略断面図である。
なお、第1の実施形態で説明した構成部材や製造工程等については、同符号を付して詳しい説明を省略する。
即ち本例では、図6に示すように、第1の実施形態の図1と同様にステップS1,S2を経た後、ステップS4を実行し、図7(a)に示すように、層間絶縁膜17上にポリイミド等の可視光を透過する(目視により視認できる)絶縁樹脂からなる保護膜18を形成する。
詳細には、半導体基板1の上部領域に、例えば図7(b)に示すようにレーザビームを照射して、例えば保護膜18、層間絶縁膜17、周辺Al層20a、層間絶縁膜15,13,11,8を開口するドット25を適宜形成し、複数のドット25から所定の数字や英字等の文字を刻印(マーキング)する。これにより、上部領域に複数のドット25からなる上部ID30が形成される。
本例によれば、半導体チップ32の配線構成が複雑な多層構造を採る場合でも、半導体基板1に関する情報を表示するIDを自動読み取り装置により確実に読み取ることができ、またユーザの目視でも容易且つ確実な視認が可能となり、半導体基板1の信頼性の高い管理が実現される。
図8は、第2の実施形態による半導体装置の製造方法を工程順に示すフロー図である。図9は、第2の実施形態による半導体装置の製造方法で下部IDの形成工程における半導体基板の様子を示す概略断面図である。
なお、第1の実施形態で説明した構成部材や製造工程等については、同符号を付して詳しい説明を省略する。
即ち本例では、図8に示すように、先ず半導体基板1に下部IDを形成する(ステップS11)。
詳細には、図9に示すように、半導体基板1の下部領域に、例えばレーザビームを照射して、例えば深さ2.0μm〜6.0μm程度、ここでは3μm程度のドット41を適宜形成し、複数のドット41から所定の数字や英字等の文字を刻印(マーキング)する。これにより、半導体基板1の下部領域に複数のドット41からなる下部ID40が形成される。ここでドット41は、2.0μmよりも浅いと上部ID30として十分な識別機能が果たせず、25μmよりも深いと膜剥離等の発生が懸念される。従って上記の範囲が適切である。
詳細には、半導体製造工程のラインに設置されている製造装置の自動読み取り装置を用いて、或いはユーザによる目視で下部ID40を読み取る。
更に本実施形態では、下部ID40は、ウェーハメーカにより半導体基板に形成されるベンダーマークのように深いものではないため、膜剥離等を惹起することなく、上部ID30と共に当該半導体基板1のIDをより容易且つ確実に確認することができる。
ここで、第2の実施形態の変形例について説明する。
図11は、第2の実施形態の変形例による半導体装置の製造方法を工程順に示すフロー図である。
なお、第2の実施形態で説明した構成部材や製造工程等については、同符号を付して詳しい説明を省略する。
即ち本例では、図11に示すように、第2の実施形態の図8と同様にステップS11〜S14を経た後、ステップS16を実行し、図7(a)と同様に、層間絶縁膜17上にポリイミド等の可視光を透過する(目視により視認できる)絶縁樹脂からなる保護膜18を形成する。
本例によれば、半導体チップ32の配線構成が複雑な多層構造を採る場合でも、半導体基板1に関する情報を表示するIDを自動読み取り装置により確実に読み取ることができ、またユーザの目視でも容易且つ確実な視認が可能となり、半導体基板1の信頼性の高い管理が実現される。
更に本例では、下部ID40は、ウェーハメーカにより半導体基板に形成されるベンダーマークのように深いものではないため、膜剥離等を惹起することなく、上部ID30と共に当該半導体基板1のIDをより容易且つ確実に確認することができる。
前記半導体素子の上部に複数の配線を形成する工程と、
前記複数の配線上に絶縁膜を形成する工程と、
前記複数の配線のうちで最上層の配線の材料が存在する部分の上方に位置する前記絶縁膜に、当該半導体基板に関する情報を表示する上部IDを形成する工程と
を含むことを特徴とする半導体装置の製造方法。
前記保護膜を形成する前に、前記上部IDを形成することを特徴とする付記1〜5のいずれか1項に記載の半導体装置の製造方法。
前記保護膜を形成した後に、前記上部IDを形成することを特徴とする付記1〜5のいずれか1項に記載の半導体装置の製造方法。
前記半導体素子の上部に形成された複数の配線と、
前記複数の配線上に形成された絶縁層と、
前記複数の配線のうちで最上層の配線の材料が存在する部分の上方に位置する前記絶縁層に形成された、当該半導体基板に関する情報を表示する上部IDと
を含むことを特徴とする半導体基板。
前記保護膜に前記上部IDが形成されていることを特徴とする付記8又は9に記載の半導体基板。
1a Al非形成領域
2 素子分離構造
3 ゲート絶縁膜
4 ゲート電極
5 エクステンション領域
6 サイドウォール絶縁膜
7 ソース/ドレイン領域
8,11,13,15,17 層間絶縁膜
9,16 Wプラグ
12,14 Cu配線
18 保護膜
20 上部配線
20a 周辺Al層
20b 突出部
21,23 グルー膜
22 Al膜
24,25,41 ドット
30 上部ID
31 半導体チップ
32チップ領域
40 下部ID
Claims (5)
- 半導体基板上に半導体素子を形成する工程と、
前記半導体素子の上部に複数の配線を形成する工程と、
前記複数の配線上に絶縁膜を形成する工程と、
前記複数の配線のうちで最上層の配線の材料が存在する部分の上方に位置する前記絶縁膜に、当該半導体基板に関する情報を表示する上部IDを形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 前記半導体素子を形成する工程の前に、前記半導体基板の表面に当該半導体基板に関する情報を表示する下部IDを形成する工程を更に含むことを特徴とする請求項1に記載の半導体装置の製造方法。
- 表面に形成された半導体素子と、
前記半導体素子の上部に形成された複数の配線と、
前記複数の配線上に形成された絶縁膜と、
前記複数の配線のうちで最上層の配線の材料が存在する部分の上方に位置する前記絶縁膜に形成された、当該半導体基板に関する情報を表示する上部IDと
を含むことを特徴とする半導体基板。 - 前記上部IDは、前記最上層の配線の材料により前記最上層の配線と独立して形成された配線材料層の上方に設けられることを特徴とする請求項3に記載の半導体基板。
- 前記配線材料層は、前記半導体基板の周縁領域に設けられており、前記上部IDが包含されるように、当該包含部分が前記半導体基板の周縁へ向かって突出した形状となるように形成されていることを特徴とする請求項4に記載の半導体基板。
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JP2004055665A (ja) * | 2002-07-17 | 2004-02-19 | Matsushita Electric Ind Co Ltd | 基板のマーキング方法 |
JP2005072027A (ja) * | 2003-08-21 | 2005-03-17 | Seiko Epson Corp | Soi基板のマーク印字方法 |
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