JP2005142186A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2005142186A
JP2005142186A JP2003374108A JP2003374108A JP2005142186A JP 2005142186 A JP2005142186 A JP 2005142186A JP 2003374108 A JP2003374108 A JP 2003374108A JP 2003374108 A JP2003374108 A JP 2003374108A JP 2005142186 A JP2005142186 A JP 2005142186A
Authority
JP
Japan
Prior art keywords
semiconductor device
insulating layer
mark
exposed
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003374108A
Other languages
English (en)
Other versions
JP4257844B2 (ja
Inventor
Kazumi Watase
和美 渡瀬
Akio Nakamura
彰男 中村
Minoru Fujisaku
実 藤作
Hiroki Naraoka
浩喜 楢岡
Takahiro Nakano
高宏 中野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2003374108A priority Critical patent/JP4257844B2/ja
Priority to CNA200410084901XA priority patent/CN1614771A/zh
Priority to US10/976,914 priority patent/US20070052106A1/en
Priority to TW093133496A priority patent/TWI241691B/zh
Publication of JP2005142186A publication Critical patent/JP2005142186A/ja
Application granted granted Critical
Publication of JP4257844B2 publication Critical patent/JP4257844B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/5448—Located on chip prior to dicing and remaining on chip after dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05024—Disposition the internal layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01065—Terbium [Tb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Dicing (AREA)

Abstract

【課題】半導体基板と同サイズのウェハレベルCSPの半導体装置において、半導体装置の寸法、形状及び端子数に関わらず、また製造工程数を増大させること無く形成可能な半導体装置の方向及び製品情報を表示するマークにより、個片に切り離された半導体装置の方向及び製品情報の識別可能な半導体装置及びその製造方法を提供する。
【解決手段】金属配線２１の形成工程と同時形成された第１のマーク１９が、ダイシングにより個片化された半導体装置２６の互いに平行な２つの側面、または１つの側面に一部が矩形状に露出されて、小型の半導体装置における半導体装置の方向及び製品情報の識別を可能とする。
【選択図】 図１

Description

本発明は、情報通信機器、事務用電子機器などに利用される半導体装置およびその製造方法に関する。さらに詳しくは、外部接続端子以外を絶縁層で覆われた半導体装置の側面の絶縁層部分にマーク部が露出している半導体装置およびその製造方法に関する。
近年、電子機器の小型化、高速化、高性能化に伴い、半導体装置も小型化、高速化を要求されるようになっている。このような小型化、高速化の要望に応える半導体装置として、パッケージを含めた半導体装置の大きさが半導体チップと同じ大きさであるチップサイズパッケージ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ、以下ＣＳＰという）が開発されている。
図９は、従来のＣＳＰの一例を示した図であり、図９（ａ）はその斜視図である。ＣＳＰ（半導体装置）１１０は、半導体基板１０１と、半導体基板１０１の集積回路が形成された側の面上に設けられている絶縁層１０７と、そこから突き出している複数の外部接続端子１０６を有している。そして、半導体基板１０１の絶縁層１０７が設けられた面とは反対側の面には、製品情報マーク１１２が捺印されており、方向表示マーク１１３も捺印されている。ここで製品情報とは、例えば半導体装置１１０の品番やロット番号などである。
図９（ｂ）の左側は、ウェハ状態の半導体装置１１０の集合体を示しており、右側の図はウエハの一部を拡大した図である。図９（ｃ）において、１１１は集合体であり、この集合体をダイシングによりスクライブライン１１４にて個々の半導体装置１１０に切り離す。なお、半導体装置１１０の品番・ロット番号等の製品情報マーク１１２及び半導体装置１１０の方向を示す方向表示マーク１１３は、ダイシング前に捺印される。半導体装置１１０の方向を示す方向表示マーク１１３の位置は、半導体装置１１０のコーナー付近へ配置されることが一般的である。
また、特許文献１には図１０に示すように、外部との接続を行うために半導体基板２０１上に設けた金属ポスト２０６の一部をＣＳＰ（半導体装置）２００の側面に露出させて、半導体装置２００の方向を示す方向表示マーク２２０としている。図１０（ａ）は、ダイシングが終了して個別の半導体装置２００となった状態の平面図であり、図１０（ｂ）は半導体装置２００を図１０（ａ）の右側から見た側面図である。
特開２００３−１５８２１７号公報
しかしながら、後者の従来の半導体装置は、方向表示マークのみしか形成されていないので、製品のトレサビリティを確保することが難しいだけでなく、半導体装置の全長・全幅が等しい他製品と区別することも、電気検査で対応しなければならない為、他製品が混入した場合の発見が困難となる。金属ポストは半導体装置の大きさに比べて比較的大きいため、金属ポストを利用して製品情報を表示することは、非常に困難である。さらに、方向表示マークの最上部には絶縁層が存在していないため、方向表示マークを構成している金属ポストが剥離して欠落してしまいやすい。
また、前者の従来の半導体装置では、外部接続端子が形成された面と反対側の半導体基板の露出している表面をバックグラインドして、有機系材料を用いたインク打点やレーザーによる切削といった技術により、表示マークを形成する。これにより、半導体装置の品番やロット番号といった製品情報及び半導体装置の方向（外部接続端子配列の基準点を示す）を識別する。あるいは、外部接続端子を左右非対称に配置することで、半導体装置の方向性を識別する手段として用いるという方法も利用できる。インク打点やレーザーによる切削では、視認性を良くするために、１００μｍ以上の文字幅を持つ数字やアルファベット文字が形成され、半導体装置の方向を表示するマークにおいては、直径５００μｍ以上の円形が半導体装置のコーナー付近へ形成されることが一般的である。又、外部接続端子の配列においては、周辺外部接続端子の一部を形成せず、非対称性をもたせる方法が一般的である。しかしながら、全長・全幅が小さい半導体装置の場合、品番やロット番号、及び方向を表示するマークを形成するには、形成領域が制限される為、品番やロット番号の一部のみを形成したり、方向を表示するマークを形成しないといった対応をする以外に方法がなかった。また１ｍｍ以下の半導体装置においては、品番やロット番号、及び方向を表示するマークを品質上安定に形成すること自体困難となる。半導体装置の品番やロット番号の一部のみの形成、また形成不可であれば、製品のトレサビリティを確保することが難しいだけでなく、半導体装置の全長・全幅が等しい他製品と区別することも、電気検査で対応しなければならない為、他製品が混入した場合の発見が困難となる。また半導体装置の方向を表示するマークを形成することが出来ず、更に、外部接続端子数や配置デザインの制約により、外部接続端子を左右対称にせざるを得ない場合、半導体装置の方向を識別することが困難であり、例えば、半導体装置が間違った方向のまま、トレー又はエンボス出荷された場合は、実装する際に、実装不良又は実装後の電気的不具合を発生させてしまう。このような不具合は、ＣＳＰの大きさが小さくなればなるほどインク打点やレーザーによる切削が困難になるため顕著に発生する。
本発明は前記従来の諸問題を解決するものであり、その目的は個片に切り離された半導体装置の方向や製品情報を容易に識別することができる半導体装置及びその製造方法を提供することにある。
本発明の半導体装置は、半導体基板と、前記半導体基板表面上に形成された素子電極と、少なくとも前記素子電極上に開口部を設けて前記半導体基板上に形成されている第一絶縁層と、前記素子電極上から前記第一絶縁層の一部の上に亘って形成された金属配線と、前記金属配線の一部の表面を除いて前記半導体基板の上方に形成された第二絶縁層と、前記第二絶縁層から露出した前記金属配線の上に形成された外部接続端子とを備えた半導体装置であって、前記半導体基板表面に略垂直な前記半導体装置の側面のうち前記第二絶縁層により構成された部分には、金属からなる複数のマーク部が露出している。
ある実施形態において、複数の前記マーク部は、前記半導体装置の識別記号を構成している。
ある実施形態において、前記マーク部は、互いに平行な２つの前記側面に露出している。
ある好適な実施形態において、前記側面には、当該側面から垂直に突き出した突出部が設けられ、前記突出部の前記側面に垂直な面にも前記マーク部が露出している。
ある好適な実施形態において、前記マーク部は、前記素子電極に電気的に接続されている。
ある好適な実施形態において、一部の前記マーク部と他の前記マーク部の少なくとも一部とは、前記半導体基板表面からの距離が異なっている。
本発明の半導体装置の製造方法は、表面上に素子電極が形成され、ウェハからなる半導体基板の上に第一絶縁層を形成し、前記素子電極上の前記第一絶縁層を除去する工程Ｓと、前記素子電極上から前記第一絶縁層上に亘って金属配線を形成する工程Ｔと、前記半導体基板の素子領域とスクライブラインとにまたがってマーク部となる金属層を形成する工程Ｕと、工程Ｔおよび工程Ｕの後に前記半導体基板上方全面に第二絶縁層を形成し、前記金属配線の一部の表面上の当該第二絶縁層を除去する工程Ｖと、前記第二絶縁層を除去して露出した前記金属配線の一部の表面上に外部接続端子を形成する工程Ｗと、前記半導体基板を前記スクライブラインの位置において切断して個別の半導体装置とする工程Ｘとを含む。
ある実施形態において、前記工程Ｕでは、前記工程Ｘにより個別とされた前記半導体装置の少なくとも一つの切断面に複数の前記マーク部が露出するように前記金属層を形成する。
ある実施形態において、前記工程Ｔと前記工程Ｕとは同時に行われる。
ある好適な実施形態において、前記工程Ｘは、前記金属層が露出するまで前記スクライブラインの位置において前記第二絶縁層を第一の幅で切削する工程Ｘ１と、前記第一の幅よりも小さい第二の幅で、前記第一の幅で切削され前記金属層が露出した切削面の中央部を切削して前記半導体基板を切断する工程Ｘ２とを含む。
ある好適な実施形態において、前記工程Ｕおよび工程Ｖにおいて、前記金属層は、間に前記第二絶縁層を挟んで複数層形成される。
本発明の半導体装置は、製造過程での金属層の形成により側面の所定の位置に複数のマーク部からなる製品情報の表示マークや方向表示マークを備えることになるので、半導体装置が非常に小さくなっても半導体装置の寸法や形状及び外部接続端子の配列の影響を受けること無く、品番やロット番号といった製品情報により、製品のトレサビリティを確保し、半導体装置の方向を識別することが出来る。
また、マーク部である金属層は第二絶縁層で側面及び表面を覆われているため、切削露出面における金属層と第一絶縁層及び第二絶縁層との接着強度を確保して、ダイシングによる金属層の脱落を防ぎ、金属バリや金属屑を低減させることもできる。
半導体装置の互いに平行な２つの側面にマーク部が露出していると、トレーに多数の半導体装置を積載している場合に容易にマークを読み取ることができ、製品情報の読み取りを高速に行うことができ、選別を早く行うことができる。
マーク部を形成する金属層が半導体装置の素子電極と電気的に接続している場合には、集積回路動作時に発生する熱が、素子電極から側面に露出したマーク部を通じ、半導体装置の外部へ放熱される放熱装置としても利用可能であり、更には、金属配線と素子電極との接続信頼性や金属配線の配線信頼性といったウェハレベルＣＳＰの工程確認を行うＰＣＭ（Ｐｒｏｃｅｓｓ Ｃｏｎｔｒｏｌ Ｍｏｄｕｌｅ）として、電気的な検査を行う検査用端子として利用することも可能である。この場合には、金属配線と素子電極との接続信頼性や金属配線の配線信頼性の電気的な検査を行う為に必要な外部接続端子を形成する必要もなく、外部接続端子の端子数も影響を受けない。
半導体装置の側面に階段状の突出部を設けて、マーク部を半導体基板の表面に平行な面と垂直な面の両方に露出させた場合は、半導体装置の側面のみならず外部接続端子が形成された面またはその反対面からも識別が可能となり、つまり２つの面から識別することが可能な構造となり、識別を容易に且つ高速に行える。更には、マーク部となる金属層と絶縁層を複数に重ね合わせる構造により、多くの製品情報を含む、例えばバーコードのようなマークを形成することも可能である。
本発明の半導体装置の製造方法は、上記の半導体装置を少ない工程で容易に製造することができ、従来の半導体装置の方向や品番及びロット番号を形成する工程を省くことが可能となる。更には、マーク部となる金属層を金属配線と同時に形成すると、従来の工程とフォトリソ工程回数は変わらず、製造工程を増大することがなく、形成可能な形状及び位置であれば、高い寸法精度及び位置精度を保つことが可能である。
以下、本発明の実施形態を図面に基づいて詳細に説明する。
（第１の実施形態）
図１（ａ）は第１の実施形態に係る半導体装置を示す斜視図である。図１（ｂ）は図１（ａ）の正面を上下を逆にして示した図であり、図１（ｃ）は図１（ａ）のＡ−Ａ線断面図である。なお、これ以降に説明する断面図においては、図を見やすくするためにハッチングは省略している。
本実施形態に係る半導体装置はＣＳＰであって、トランジスタ等の半導体素子によって構成される半導体集積回路を内部に有する半導体基板１０の集積回路が形成された面に第二絶縁層２２を設け、さらに第二絶縁層２２の表面から突出した複数の外部接続端子２３，２３，…を備えている。この半導体装置の側面８０の第二絶縁層２２部分には、金属からなる複数のマーク部２８，２８，２８が露出している。これらのマーク部２８，２８，２８は、半導体装置の識別記号を構成しており、例えばマーク部２８，２８，２８の大きさや形状、配置などによって半導体装置の製造番号や製品種別、ロットＮｏ．等を表している。また、マーク部２８，２８，２８は半導体装置の方向（例えば実装方向）も示している。
本実施形態に係る半導体装置をさらに詳しく説明すると、半導体基板１０の集積回路が形成された表面には素子電極１１が形成されている。この素子電極１１の上には開口部４０を設けてパッシベーション膜２４と第一絶縁層１２とがこの順番で半導体基板１０上のほぼ全面に形成されている。なお、パッシベーション膜２４は窒化シリコンや酸化シリコンなどからなっている。そして、開口部１８において露出している素子電極１１から第一絶縁層１２の一部の上に亘って薄膜金属層１３および第１の金属配線２１がこの順番で積層されて形成されている。また、第一絶縁層１２の他の部分の上にも薄膜金属層１３および金属配線が形成されおり、これはランド２０を構成している。さらに、第１の金属配線２１の一部とランド２０の表面を除いて、全面に第二絶縁層２２が形成されており、第二絶縁層２２が形成されていない第１の金属配線２１の一部とランド２０との上にはポストである第２の金属配線１７が形成されている。第２の金属配線１７の上面は第二絶縁層２２とほぼ面一であって、第二絶縁層２２から露出した状態となっており、この第２の金属配線１７の上に略半球状に突出した外部接続端子２３が形成されている。
マーク部２８は、薄膜金属層１３および第２の金属配線１７の同じ金属からなる第１のマーク１９である。この場合、第１のマーク１９の上には、第二絶縁層２２が設けられている。従って略直方体であるマーク部２８は、第二絶縁層２２に埋設されていて一つの面のみが露出しているため、半導体装置から脱落してしまうおそれはない。また、互いに平行な２つの側面にマーク部２８，２８はそれぞれ露出している。
次に本実施形態の半導体装置での製造方法について、図２（ａ）〜（ｄ）、図３（ａ）〜（ｄ）に示された断面図を参照しながら説明する。
まず、ウェハの状態であって、トランジスタやキャパシタなどの素子から構成される半導体集積回路を有している半導体基板１０を用意する。この半導体基板１０の表面には素子電極１１も形成されている。そして、図２（ａ）に示すように、半導体基板１０上にパッシベーション膜２４を形成し、さらにその上にスピンコートで感光性を有する絶縁材料を塗布し、乾燥させ、露光及び現像を順次に行い、半導体基板１０上の素子電極１１における領域を選択的に除去し、開口部４０によって素子電極１１を露出させた第一絶縁層１２を形成する。尚、感光性を有する第一絶縁層１２としてはエステル結合型ポリイミドあるいはアクリレート系エポキシ等のポリマーを用いればよく、感光性を有する絶縁材料であればよい。また感光性を有する第一絶縁層１２はフィルム状に予め形成された材料を用いても構わない。その場合は第一絶縁層１２を半導体基板１０上に貼り合わせ、露光及び現像によって第一絶縁層１２に開口部４０を形成し、素子電極１１を露出させる。なお、スクライブライン１８およびそれに隣接する素子領域の外縁上は第一絶縁層１２を形成する必要がないので、ここでは形成していない。
次に図２（ｂ）に示すように、第一絶縁層１２及び開口部４０から露出している素子電極１１上の全面に、スパッタリング法、真空蒸着法、ＣＶＤ法または無電解メッキ法のいずれかの薄膜形成技術により、例えば、厚みが０．２μｍ程度のＴｉＷ膜と厚みが０．５μｍ程度のＣｕ膜とをこの順番で設けた薄膜金属層１３を形成する。
それから図２（ｃ）に示すように、スピンコートによってポジ型感光性レジスト膜またはネガ型感光性レジスト膜を半導体基板１０上の全面に塗布し、乾燥させ、そのレジスト膜から周知の露光、現像により第一メッキレジスト１４のパターンを形成する。そして、第一メッキレジスト１４から露出している薄膜金属層１３の上に電解メッキ等の厚膜形成技術を用いて厚膜金属層１５を選択的に形成する。ここでは、例えば厚みが５μｍ程度のＣｕ膜からなる厚膜金属層１５を選択的に形成する。この厚膜金属層１５により第１の金属配線２１およびランド２０が形成される。
次に図２（ｄ）に示すように、第一メッキレジスト１４を溶融除去して、別のポジ型感光性レジスト膜またはネガ型感光性レジスト膜を半導体基板１０上の全面に塗布し、乾燥させ、そのレジスト膜から周知の露光、現像により第二メッキレジスト１６のパターンを形成する。ここで感光性を有する第二メッキレジスト１６はフィルム状に予め形成された材料を用いても構わない。そして、第二メッキレジスト１６から露出している厚膜金属層１５上にさらに電解メッキ等の厚膜形成技術を用いて第２の金属配線１７を形成し、同時にスクライブライン１８とそれに連続した素子領域との上の薄膜金属層１３上に金属層である第１のマーク１９を選択的に形成する。第１のマーク１９が形成されるスクライブライン１８に連続した素子領域とは、半導体装置がスクライブライン１８で個別に切り離されたときに、半導体基板１０の外周縁となる素子領域の部分である。第２の金属配線１７及び第１のマーク１９の金属材料は厚膜金属層１５と同じでも異なっていても良いが、ここでは同じＣｕを用いている。
この工程では、電解メッキ等の厚膜形成技術を用いて、第２の金属配線１７を形成すると同時に第１のマーク１９を形成しているので、厚みが例えば１００μｍ程度の第１のマーク１９を選択的に形成することが出来る。以上の工程では、前記第１のマーク１９の形成は、通常の第２の金属配線１７を形成するフォトリソ工程及び電解メッキ等の厚膜形成工程で同時に形成される為、フォトリソ工程や電解メッキ等の厚膜形成工程の回数としては第１のマーク１９を形成しない場合と変わらない。更に第一金属パターン１９はフォトリソ工程により形成される為、形成可能な位置や形状であれば、位置精度や寸法精度を高く形成することが可能である。
さらに図３（ａ）に示すように、第２の金属配線１７及び第一金属パターン１９を形成後、第二メッキレジスト１６を溶融除去し、薄膜金属層１３を溶解除去出来るエッチング液を施す。例えば薄いＣｕ膜に対しては塩化鉄第二銅溶液で、ＴｉＷ膜に対しては過酸化水素水で全面エッチングすると、層厚が薄い薄膜金属層１３が除去され、厚膜金属層１５からなる第１の金属配線２１およびランド２０と、第２の金属配線１７とは残る。この工程により半導体基板１０において所定の第１の金属配線２１と外部接続端子形成用のランド２０が形成される。例えば電解メッキにて形成された第１の金属配線２１は、厚みが５μｍならばＬｉｎｅ／Ｓｐａｃｅ＝２０／２０μｍの配線形成が可能である。
次に図３（ｂ）に示すように、半導体基板１０の上方全面に、１つの封止型２５を用いて、第二絶縁層２２を形成する。なお、この時第２の金属配線１７の表面は露出するように、封止型２５を第２の金属配線１７の表面に接触させて第二絶縁層２２を形成する。例えば第二絶縁層２２はエポキシ系樹脂を用いて、５０〜１００μｍの厚みで形成する。このとき、第二絶縁層２２によって、第１の金属配線２１、ランド２０および第１のマーク１９の表面と側面、そして第２の金属配線１７の側面は覆われて保護される。第１のマーク１９は全体が第二絶縁層２２で覆われている為、第１のマーク１９と第二絶縁層２２との接着強度を十分大きく確保することが可能となる。
それから図３（ｃ）に示すように、第２の金属配線１７の表面上に酸化防止処理を施した後、その上に外部接続端子２３を形成する。外部接続端子２３は、ボールまたはバンプであり、バンプは印刷またはメッキのいずれによるものでも構わない。また酸化防止処理としては、例えば電解メッキを用いてＮｉ皮膜（不図示）を３μｍ程度形成する。
さらに図３（ｄ）に示すように、上記の工程が終了した複数の半導体装置２６の集合体２７において、スクライブライン１８をダイシングにより切削し、複数の半導体装置２６を個別に切断する。例えば１００μｍ幅をもつスクライブライン１８を３０μｍ幅のダイシングブレードを用いてダイシングした場合、スクライブライン１８の両側に３５μｍの切削残し領域が形成されて個別に切り離される。この際、スクライブライン１８上に形成された第１のマーク１９も第二絶縁層２２、半導体基板１０と共に切削され切り離されて、一部は切削残し領域に残りパッケージの一部となる。
スクライブライン１８から素子領域の外周縁までの上に形成された第１のマーク１９は、スクライブライン１８を介して隣接する２つの半導体装置２６，２６の相対する側面に残って、双方にマーク部２８，２８として露出する場合と、隣接する２つの半導体装置２６，２６の一方のみに残ってマーク部２８として露出する場合の２つの場合がある。本実施形態は前者の場合であり、隣接する２つの半導体装置２６，２６の側面に形状、寸法が全く同じであるマーク部２８，２８となっている。また、本実施形態では互いに平行な２つの側面８０，８０に同じ形状、配置のマーク部２８，２８が形成されており、これによりマーク部２８を検査装置で検査する場合に、少なくとも２方向から観察すれば、半導体装置２６がどのような向きになっていてもマーク部２８の観察が可能となる。
さらに、マーク部２８は、露出している面以外は半導体基板１０と第二絶縁層２２とで覆われているため、ダイシングにより個片化された半導体装置２６の側面から剥離脱落することはなく、ダイシングによる金属バリや金属屑を低減させることも可能である。また、マーク部２８の形状は本実施形態では矩形であるが、目視及び検査装置にて識別可能な形状であれば、フォトリソ工程で形成可能な任意の形状で構わない。加えて各半導体装置２６すべてにおいて、マーク部２８の形成位置は側面８０のどこに形成しても良い。
また上記の実施形態とは別の実施形態として、第１のマーク１９の形成を第２の金属配線１７と同時ではなく、厚膜金属層１５と同時に行う実施形態を挙げることができる。この場合には、第１のマーク１９の厚みは約５μｍとなる。この場合も、製造工程は増えないので、第１のマーク１９を作成するためのコストはほとんど増加せず、また位置精度や寸法精度の高い第１のマーク１９を作成することができる。
（第２の実施形態）
第２の実施形態に係る半導体装置の断面を図４（ａ）に示す。本実施形態においては第１のマーク１９ａが第１の金属配線２１と同時に形成されている。そのため、第１の実施形態に比べて第１のマーク１９ａの厚みが小さい。それ以外の構成および製造方法、作用効果などについては第１の実施形態と同じである。
（第３の実施形態）
第３の実施形態に係る半導体装置の断面を図４（ｂ）に示す。本実施形態においては、第２の実施形態での第１のマーク１９ａの上に第２の金属配線１７と同時に形成される第２のマーク１９ｂが形成されている。このようにすることにより、側面８０から露出するマーク部２８の形状を複雑にすることができ、マークの個数が少なくても多くの情報を盛り込むことができるようになる。それ以外の構成および製造方法、作用効果などについては第１の実施形態と同じである。
図４（ｃ）は、第２および第３の実施形態に示された第１のマーク１９ａおよび第２のマーク１９ｂの両方を形成した半導体装置の側面図である。このように、一つの半導体装置に第１乃至第３の実施形態のマーク１９，１９ａ，１９ｂを混合して形成しても良い。
（第４の実施形態）
第４の実施形態に係る半導体装置の断面を図５に示す。本実施形態では、第１のマーク１９ｃが、第１の金属配線２１を介して素子電極１１と電気的に接続されている。つまり、本実施形態は、第１の実施形態において第１の金属配線２１が素子領域を越えてスクライブライン１８にまで延びるように形成されていて、その延びている第１の金属配線２１の上に第１のマーク１９ｃが形成されている。それ以外の構成および製造方法、作用効果などは第１の実施形態と同じである。
本実施形態の構成であれば、半導体基板１０の集積回路で発生した熱は第１の金属配線２１を介して第１のマーク１９ｃに伝えられてそこから外部に放出される。電気的に接続されていれば、熱も良く伝えるので、本実施形態の半導体装置は効率的な放熱機構を有しているということができる。
また、第１のマーク１９ｃを第１の金属配線２１と素子電極１１との接続信頼性や第１の金属配線２１の配線信頼性といったウェハレベルＣＳＰの工程確認を行うＰＣＭ（Ｐｒｏｃｅｓｓ Ｃｏｎｔｒｏｌ Ｍｏｄｕｌｅ）の電気的な検査を行う検査用端子として用いることも可能である。その結果、第１の金属配線２１と素子電極１１との接続信頼性や第１の金属配線２１の配線信頼性といった電気的な検査を行う為に必要な外部接続端子２３を余分に形成する必要もなく、外部接続端子２３の端子数に影響を及ぼすことがなく、レイアウトの設計上有利である。
ここで、第１のマーク１９ｃは露出しているが、その露出は半導体装置の側面８０においてであって、この半導体装置を実装する際の相手基板側には露出していないので、短絡や誤配線といった電気的問題は何ら発生しない。
（第５の実施形態）
第５の実施形態に係る半導体装置の斜視図を図６（ｃ）に示し、その製造工程の一部を断面にて図６（ａ）、（ｂ）に示す。
まず製造工程について説明をする。第１の実施形態において説明した製造工程のうち、最初の工程から図３（ｃ）に示された工程までが本実施形態においても同様に行われ、それ以降の工程である切削工程が第１の実施形態とは異なっている。
切削工程は、まず図６（ａ）に示すように、第１の幅Ｈ１の第一ダイシングブレード２９を用いて、外部接続端子２３が形成されている面から第二絶縁層２２を、第１のマーク１９を形成する金属層の表面が露出するまでダイシングを行う。
それから図６（ｂ）に示すように、第１の幅Ｈ１よりも小さい幅である第２の幅Ｈ２の第二ダイシングブレード３０を用いて、露出した金属層の表面（切削面）の中央部をダイシングして半導体基板１０まで切断する。このように幅の異なる２種類のダイシングブレード２９，３０を用いて切削することにより、半導体装置の側面８０に突出部４５を形成する。
図６（ｃ）に示すように、突出部４５の、半導体装置側面８０に垂直な面、すなわち半導体基板１０表面に平行な面にもマーク部２８が露出しており、図６（ｃ）において上方からおよび側方からの２つの直交する方向からマーク部２８を容易に視認することができる。従って、マーク部２８の視認性がこれまでに説明した実施形態に比較して大きく向上する。
本実施形態においては、例えば、第一ダイシングブレード２９のブレード幅を５０μｍ程度として、第１のマーク１９及び半導体基板１０のダイシングには、ブレード幅が３０μｍ程度の第二ダイシングブレード３０を使用した場合、半導体装置２６の側面には第二絶縁層２２の側面より１０μｍ程度の突出幅を持つ突出部４５が形成されることになる。
（第６の実施形態）
図７（ａ）は第６の実施形態に係る半導体装置を示す斜視図である。図７（ｂ）は図７（ａ）の正面を上下を逆にして示した図であり、図７（ｃ）は図７（ａ）のＢ−Ｂ線断面図である。本実施形態は、半導体装置の厚み方向に複数層のマーク部２８ａ，２８ｂを、間に第二絶縁層２２を挟んで形成したものである。最初の第１のマーク１９ａにより形成されたマーク部２８ａと、この上に第二絶縁層２２を載せてさらにその上に第２のマーク３３を設けることで形成されたマーク部２８ｂとは、半導体基板１０表面からの距離が異なっている。このようにマーク部２８ａ，２８ｂが積み重なって多層化構造となることで、半導体装置の方向及び更に多くの製品情報量（識別情報）を含むマークの形成を可能とするものである。製品情報としては、特にロット番号においては、製造年、製造月、製造週といった内容を含むことが可能となり、より多くの製品情報の表示は更に正確な製品のトレサビリティを確保することが出来る。また、このマークをバーコード方式として用いることもできる。
以下に本実施形態に係る半導体装置の製造工程について説明をする。
まず、上述した第１の実施形態における製造工程のうち、図２（ａ）〜図２（ｃ）に示した工程は、本実施形態においても大略同じである。ただ、本実施形態においては、第１のマーク１９ａの形成を、第２の金属配線１７と同時ではなく、厚膜金属層１５の形成と同時に行っていることが第１の実施形態と異なっている。
この後に、図８（ａ）に示すように、第一メッキレジスト１４を溶融除去して、別のポジ型感光性レジスト膜またはネガ型感光性レジスト膜を半導体基板１０上の全面に塗布し、乾燥させ、そのレジスト膜から周知の露光、現像により第二メッキレジストのパターンを形成する。そして、薄膜金属層１３を溶解除去出来るエッチング液を施す。この工程により半導体基板１０において所定の第１の金属配線２１と外部接続端子形成用のランド２０と第１のマーク１９ａとが形成される。これらは、例えば厚みが５μｍ程度のＣｕ膜からなっている。
次に図８（ｂ）に示すように、スピンコートで感光性を有する絶縁材料を塗布して乾燥させ、露光及び現像を順次に行い、第１の金属配線２１の一部およびランド２０上における領域を選択的に除去し、複数の開口部を有する第二絶縁層２２を形成する。素子領域の外周縁からスクライブライン１８上に亘って形成された第１のマーク１９ａは第二絶縁層２２によって全面覆われる。
それから図８（ｃ）で示すように、第２の金属配線１７および第２のマーク３３をフォトリソ工程及び電解めっき等による厚膜形成技術を用いた厚膜形成工程、そしてエッチング工程により形成する。第２の金属配線１７および第２のマーク３３の金属材料は第１の金属配線２１および第１のマーク１９ａと同じ材料、Ｃｕを用いているが、別の金属材料を用いても構わない。
その次に図８（ｄ）に示すように、第２の金属配線１７の表面が露出するように第三絶縁層３２を形成する。第三絶縁層３２は、例えばエポキシ系樹脂を用いて、２０〜３０μｍの厚みに形成する。その際、第三絶縁層３２によって、ランド２０の表面、第２の金属配線１７の側面、第２のマーク３３の表面と側面は覆われて保護される。第２のマーク３３は全体が第三絶縁層３２で覆われている為、第２のマーク３３と第三絶縁層３２との接着強度を十分大きく確保することが可能となる。続いて、第２の金属配線１７の表面上に酸化防止処理を施し、その上に外部接続端子２３が形成される。酸化防止処理および外部接続端子２３に関しては第１の実施形態と同じである。この後、スクライブライン１８をダイシングして切断し、個別の半導体装置とする。この際、素子領域の外周縁からスクライブライン１８上に形成された第１のマーク１９ａ、第２のマーク３３、第二絶縁層２２、第三絶縁層３２は半導体基板１０と共に切り離され、スクライブライン１８の切削残し領域はパッケージの一部となる。こうして、積層された２つの金属からなるマーク部２８ａ，２８ｂが半導体装置の側面８０に露出する。これらのマーク部２８ａ，２８ｂは半導体装置の側面に露出しているが、露出面以外は第二絶縁層２２、第三絶縁層３２に囲まれているので、脱落のおそれはない。ここで、第三絶縁層３２が第二絶縁層２２の上に設けられているが、第２の金属配線１７の第二絶縁層２２から露出した部分に外部接続端子２３は設けられている。また、第二絶縁層２２と第三絶縁層３２とを合わせて第二絶縁層として扱っても構わない。
スクライブライン１８から素子領域の外周縁までの上に形成されたマーク部２８ａ，２８ｂは、スクライブライン１８を介して隣接する２つの半導体装置の相対する側面に残って、双方にマーク部２８ａ，２８ｂとして露出する場合と、隣接する２つの半導体装置の一方のみに残ってマーク部２８ａ，２８ｂとして露出する場合の２つの場合がある。本実施形態は前者の場合であり、隣接する２つの半導体装置の側面に形状、寸法が全く同じであるマーク部２８ａ，２８ｂとなっている。また、マーク部２８ａ，２８ｂの形状は本実施形態では矩形であるが、目視及び検査装置にて識別可能な形状であれば、フォトリソ工程で形成可能な任意の形状で構わない。加えて各半導体装置すべてにおいて、マーク部２８ａ，２８ｂの形成位置は側面のどこに形成しても良い。
これまで説明した実施形態は例示であって、本発明はこれらの実施形態に限定されない。例えば、半導体装置として第二金属配線（ポスト）１７が形成された構造をもつＣＳＰだけではなく、ポストが無くて第一金属配線２１のみ形成された構造をもつＣＳＰへも適用することが可能である。その場合には、外部接続端子形成用のランド２０の上方に開口部を有する第二絶縁層２２を形成し、その開口部に外部接続端子２３を形成して、ランド２０との電気的接続を確保する構造を持つＣＳＰとなる。
また、一つの半導体装置の複数の側面にマーク部２８が露出しているときに、各面のマーク部２８は異なる形状および配置であってもよい。
なお、ダイシングにより個片化された半導体装置の側面に切削露出する方向及び製品情報を表示するマーク２８は半導体装置として品質を何ら左右するものではない。
本発明にかかる半導体装置は、半導体装置の側面に、切削露出した金属パターンの一部を、半導体装置の方向及び製品情報の表示（識別記号）マークとして用いる事が出来、製品情報の表示は製品のトレサビリティを確保し、方向表示は実装での電気的不具合を防ぐこととして有用であり、特に小型半導体装置に有用である。
（ａ）は第１の実施形態に係る半導体装置を示す斜視図であり、（ｂ）は側面図であり、（ｃ）はＡ−Ａ線断面図である。 第１の実施形態に係る半導体装置の製造工程の前半部分を示す断面図である。 第１の実施形態に係る半導体装置の製造工程の後半部分を示す断面図である。 （ａ）は第２の実施形態に係る半導体装置を示す断面図であり、（ｂ）は第３の実施形態に係る半導体装置を示す断面図であり、（ｃ）は側面図である。 第４の実施形態に係る半導体装置を示す断面図である。 （ａ）、（ｂ）は第５の実施形態に係る半導体装置の製造工程の一部を示す断面図であり、（ｃ）は第５の実施形態に係る半導体装置の斜視図である。 （ａ）は第６の実施形態に係る半導体装置を示す斜視図であり、（ｂ）は側面図であり、（ｃ）はＢ−Ｂ線断面図である。 第６の実施形態に係る半導体装置の製造工程の一部を示す断面図である。 （ａ）は従来の半導体基板上に捺印を行った半導体装置の斜視図であり、（ｂ）は複数の半導体装置の集合体の平面図である。 （ａ）はダイシング終了後の従来の半導体装置の平面図であり、（ｂ）は側面図である。
符号の説明
１０ 半導体基板
１１ 素子電極
１２ 第一絶縁層
１３ 薄膜金属層
１５ 厚膜金属層
１７ 第２の金属配線
１８ スクライブライン
１９ 第１のマーク
１９ａ 第１のマーク
１９ｂ 第１のマーク
１９ｃ 第１のマーク
２０ ランド
２１ 第１の金属配線
２２ 第二絶縁層
２３ 外部接続端子
２６ 半導体装置
２７ 半導体装置の集合体
２８ マーク部
２８ａ マーク部
２８ｂ マーク部
３２ 第三絶縁層
３３ 第２のマーク
４０ 開口部
４５ 突出部
８０ 側面

Claims (11)

  1. 半導体基板と、
    前記半導体基板表面上に形成された素子電極と、
    少なくとも前記素子電極上に開口部を設けて前記半導体基板上に形成されている第一絶縁層と、
    前記素子電極上から前記第一絶縁層の一部の上に亘って形成された金属配線と、
    前記金属配線の一部の表面を除いて前記半導体基板の上方に形成された第二絶縁層と、
    前記第二絶縁層から露出した前記金属配線の上に形成された外部接続端子と
    を備えた半導体装置であって、
    前記半導体基板表面に略垂直な前記半導体装置の側面のうち前記第二絶縁層により構成された部分には、金属からなる複数のマーク部が露出している、半導体装置。
  2. 複数の前記マーク部は、前記半導体装置の識別記号を構成している、請求項１に記載の半導体装置。
  3. 前記マーク部は、互いに平行な２つの前記側面に露出している、請求項１または２に記載の半導体装置。
  4. 前記側面には、当該側面から垂直に突き出した突出部が設けられ、
    前記突出部の前記側面に垂直な面にも前記マーク部が露出している、請求項１から３のいずれか一つに記載の半導体装置。
  5. 前記マーク部は、前記素子電極に電気的に接続されている、請求項１から４のいずれか一つに記載の半導体装置。
  6. 一部の前記マーク部と他の前記マーク部の少なくとも一部とは、前記半導体基板表面からの距離が異なっている、請求項１から５のいずれか一つに記載の半導体装置。
  7. 表面上に素子電極が形成され、ウェハからなる半導体基板の上に第一絶縁層を形成し、前記素子電極上の前記第一絶縁層を除去する工程Ｓと、
    前記素子電極上から前記第一絶縁層上に亘って金属配線を形成する工程Ｔと、
    前記半導体基板の素子領域とスクライブラインとにまたがってマーク部となる金属層を形成する工程Ｕと、
    工程Ｔおよび工程Ｕの後に前記半導体基板上方全面に第二絶縁層を形成し、前記金属配線の一部の表面上の当該第二絶縁層を除去する工程Ｖと、
    前記第二絶縁層を除去して露出した前記金属配線の一部の表面上に外部接続端子を形成する工程Ｗと、
    前記半導体基板を前記スクライブラインの位置において切断して個別の半導体装置とする工程Ｘと
    を含む、半導体装置の製造方法。
  8. 前記工程Ｕでは、前記工程Ｘにより個別とされた前記半導体装置の少なくとも一つの切断面に複数の前記マーク部が露出するように前記金属層を形成する、請求項７に記載の半導体装置の製造方法。
  9. 前記工程Ｔと前記工程Ｕとは同時に行われる、請求項７または８に記載の半導体装置の製造方法。
  10. 前記工程Ｘは、
    前記金属層が露出するまで前記スクライブラインの位置において前記第二絶縁層を第一の幅で切削する工程Ｘ１と、
    前記第一の幅よりも小さい第二の幅で、前記第一の幅で切削され前記金属層が露出した切削面の中央部を切削して前記半導体基板を切断する工程Ｘ２と
    を含む、請求項７から９のいずれか一つに記載の半導体装置の製造方法。
  11. 前記工程Ｕおよび工程Ｖにおいて、前記金属層は、間に前記第二絶縁層を挟んで複数層形成される、請求項７から１０のいずれか一つに記載の半導体装置の製造方法。
JP2003374108A 2003-11-04 2003-11-04 半導体装置およびその製造方法 Expired - Fee Related JP4257844B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2003374108A JP4257844B2 (ja) 2003-11-04 2003-11-04 半導体装置およびその製造方法
CNA200410084901XA CN1614771A (zh) 2003-11-04 2004-10-10 半导体器件及其制造方法
US10/976,914 US20070052106A1 (en) 2003-11-04 2004-11-01 Semiconductor device and method for fabricating the same
TW093133496A TWI241691B (en) 2003-11-04 2004-11-03 Semiconductor device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003374108A JP4257844B2 (ja) 2003-11-04 2003-11-04 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2005142186A true JP2005142186A (ja) 2005-06-02
JP4257844B2 JP4257844B2 (ja) 2009-04-22

Family

ID=34685922

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003374108A Expired - Fee Related JP4257844B2 (ja) 2003-11-04 2003-11-04 半導体装置およびその製造方法

Country Status (4)

Country Link
US (1) US20070052106A1 (ja)
JP (1) JP4257844B2 (ja)
CN (1) CN1614771A (ja)
TW (1) TWI241691B (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008050582A1 (fr) * 2006-10-26 2008-05-02 Sharp Kabushiki Kaisha Dispositif semi-conducteur, dispositif d'affichage et dispositif électronique
US7728430B2 (en) 2007-01-12 2010-06-01 Oki Semiconductor Co., Ltd. Semiconductor device and manufacturing method thereof
JP2011014604A (ja) * 2009-06-30 2011-01-20 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2013229440A (ja) * 2012-04-25 2013-11-07 Denso Corp 半導体装置およびその製造に用いられる半導体ウェハ
JP2015149341A (ja) * 2014-02-05 2015-08-20 日本電気株式会社 接続部材、電子部品及び情報表示方法
KR101547091B1 (ko) 2008-04-22 2015-08-24 라피스 세미컨덕터 가부시키가이샤 반도체 장치
JP2018113482A (ja) * 2018-04-18 2018-07-19 ラピスセミコンダクタ株式会社 半導体装置
JP7574964B1 (ja) 2023-10-30 2024-10-29 三菱電機株式会社 半導体素子

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6561428B2 (en) 1997-10-17 2003-05-13 Hand Held Products, Inc. Imaging device having indicia-controlled image parsing mode
US7111787B2 (en) 2001-05-15 2006-09-26 Hand Held Products, Inc. Multimode image capturing and decoding optical reader
US6834807B2 (en) 2001-07-13 2004-12-28 Hand Held Products, Inc. Optical reader having a color imager
CN100454043C (zh) * 2005-12-16 2009-01-21 群康科技(深圳)有限公司 增亮膜、背光模组及液晶显示模组
WO2010070964A1 (ja) * 2008-12-16 2010-06-24 株式会社村田製作所 回路モジュール及びその管理方法
JP2010177569A (ja) * 2009-01-30 2010-08-12 Panasonic Corp 光学デバイス及びその製造方法
US8710630B2 (en) 2011-07-11 2014-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for marking the orientation of a sawed die
CN102683173B (zh) * 2012-03-31 2017-03-08 上海华虹宏力半导体制造有限公司 减少晶圆电弧放电的方法以及集成电路制造方法
JP6358240B2 (ja) * 2015-11-19 2018-07-18 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
US10276441B2 (en) 2017-06-30 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Protected chip-scale package (CSP) pad structure
KR20190014993A (ko) * 2017-08-04 2019-02-13 에스케이하이닉스 주식회사 지시 패턴을 포함하는 반도체 패키지
US10535812B2 (en) * 2017-09-04 2020-01-14 Rohm Co., Ltd. Semiconductor device
JP7519917B2 (ja) * 2019-01-31 2024-07-22 リンテック株式会社 エキスパンド方法及び半導体装置の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5982044A (en) * 1998-04-24 1999-11-09 Vanguard International Semiconductor Corporation Alignment pattern and algorithm for photolithographic alignment marks on semiconductor substrates
JP2000077312A (ja) * 1998-09-02 2000-03-14 Mitsubishi Electric Corp 半導体装置
JP4132298B2 (ja) * 1998-10-27 2008-08-13 株式会社ルネサステクノロジ 重ね合わせ検査マークを備える半導体装置
JP2001144197A (ja) * 1999-11-11 2001-05-25 Fujitsu Ltd 半導体装置、半導体装置の製造方法及び試験方法
US20040075179A1 (en) * 2002-10-22 2004-04-22 United Microelectronics Corp Structural design of alignment mark
JP4102158B2 (ja) * 2002-10-24 2008-06-18 富士通株式会社 マイクロ構造体の製造方法
US7183137B2 (en) * 2003-12-01 2007-02-27 Taiwan Semiconductor Manufacturing Company Method for dicing semiconductor wafers

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008050582A1 (fr) * 2006-10-26 2008-05-02 Sharp Kabushiki Kaisha Dispositif semi-conducteur, dispositif d'affichage et dispositif électronique
US7728430B2 (en) 2007-01-12 2010-06-01 Oki Semiconductor Co., Ltd. Semiconductor device and manufacturing method thereof
KR101547091B1 (ko) 2008-04-22 2015-08-24 라피스 세미컨덕터 가부시키가이샤 반도체 장치
JP2011014604A (ja) * 2009-06-30 2011-01-20 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2013229440A (ja) * 2012-04-25 2013-11-07 Denso Corp 半導体装置およびその製造に用いられる半導体ウェハ
JP2015149341A (ja) * 2014-02-05 2015-08-20 日本電気株式会社 接続部材、電子部品及び情報表示方法
JP2018113482A (ja) * 2018-04-18 2018-07-19 ラピスセミコンダクタ株式会社 半導体装置
JP7574964B1 (ja) 2023-10-30 2024-10-29 三菱電機株式会社 半導体素子

Also Published As

Publication number Publication date
JP4257844B2 (ja) 2009-04-22
CN1614771A (zh) 2005-05-11
US20070052106A1 (en) 2007-03-08
TW200516735A (en) 2005-05-16
TWI241691B (en) 2005-10-11

Similar Documents

Publication Publication Date Title
JP4257844B2 (ja) 半導体装置およびその製造方法
US7880311B2 (en) Stacked semiconductor package and method for manufacturing the same
KR101433777B1 (ko) 적층형 미소전자 패키지와 그 제조방법, 상기 패키지를 포함하는 조립체, 및 적층형 미소전자 조립체
US7256420B2 (en) Semiconductor device and manufacturing method thereof
US8673690B2 (en) Method for manufacturing a semiconductor device and a semiconductor device
US8222083B2 (en) Semiconductor package adapted for high-speed data processing and damage prevention of chips packaged therein and method for fabricating the same
JP5389752B2 (ja) 電子部品パッケージの製造方法
JP4292041B2 (ja) 半導体基板、半導体基板の製造方法および半導体装置の製造方法
US20120168945A1 (en) Chip package structure and chip packaging process
JP2004296812A (ja) 半導体装置及びその製造方法
JP2004349611A (ja) 半導体基板、半導体基板の製造方法および半導体素子の製造方法
JP4341694B2 (ja) 半導体素子の製造方法
JP2004260074A (ja) 半導体装置、半導体装置の製造方法及びその実装方法、回路基板並びに電子機器
JP4506780B2 (ja) 半導体基板の製造方法
JP4987910B2 (ja) 半導体素子の半田層の製造方法、半導体素子のマークの製造方法及び半導体素子のダイシング方法
JP3378880B2 (ja) 半導体装置及びその製造方法
JP2005322704A (ja) 半導体装置
JP2011040655A (ja) 半導体装置の製造方法及び半導体装置
JP2007116203A (ja) 半導体装置の製造方法
JP5492487B2 (ja) 半導体装置の製造方法
JP2011035299A (ja) 集積回路装置
KR20000076811A (ko) 반도체 장치 및 그 제조 방법
JP2006012952A (ja) 半導体装置およびその製造方法
JP2005101171A (ja) 半導体装置及びその製造方法、配線基板、回路基板並びに電子機器
JP2006134902A (ja) 半導体装置用実装基板および半導体装置用実装基板の製造方法ならびに半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061017

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080929

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081007

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081202

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090106

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090130

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120213

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130213

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees