JP5492487B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、有機基板からなるインターポーザを用いた半導体装置の製造方法に関する。

携帯電話等の通信機器、液晶、プラズマテレビ等の映像記機器、ハードディスク、ＳＤプレイヤー等のオーディオ機器などの電気、電子機器の小型化の要求が一段と高まっている。具体的には、マザーボードに実装される半導体装置の大きさは、端子数が６程度の半導体装置で、１．０ｍｍ□程度まで小型化するように要求されるようになっている。

このような要求に対し、ＣＳＰ（Chip Scale Package）型の半導体パッケージが採用されている。このＣＳＰ型の半導体パッケージは、インターポーザと呼ばれる基板上に、複数の半導体チップを搭載して、樹脂封止した後、封止面に製品名や製造ロットをマーク印字し、封止樹脂及びインターポーザを切断することで、個々の半導体装置に分離する構成となっている。

このようにインターポーザを用いた半導体装置は、例えば特許文献１に記載されている。

特開２００１−３５２０００号公報

有機基板をインターポーザとして用いた半導体装置では、表面のパターンと裏面のパターンに±５０μｍ程度の位置ズレがあるのが一般的である。例えば、マーク印字を行う場合に表面のアライメントマークを用い、個片化を行う場合に裏面のアライメントマークを用いると、±５０μｍ程度の位置ズレが発生してしまう。

また、マーク印字を行うレーザーマーク装置の位置精度も悪く、±２５μｍ程度の位置ズレが発生してしまう。そのため、樹脂封止面にマーク印字を行う場合には、上記のような位置ズレが生じることを前提とする必要があり、マーク印字する領域を小さく設定していた。

本発明は、有機基板をインターポーザとして用いた半導体装置において、表面パターンと裏面パターンの位置ズレや基板自体の変形があっても、表面パターンと裏面パターンの位置合わせ精度を向上させることができるインターポーザを用いた半導体装置の製造方法を提供することを目的とする。

上記目的を達成するため、本願請求項１に係る発明は、複数の半導体チップをインターポーザに搭載し、樹脂封止した後、個片化する半導体装置の製造方法において、有機基板からなる基板コア材の両主面に電極金属を形成し、該電極金属をパターニングすることで前記基板コア材の一方の主面の前記電極金属に半導体チップの電極と接続するチップ搭載側電極を、あるいは前記基板コア材の他方の主面の前記電極金属に実装基板と接続する実装側電極を形成すると同時に前記基板コア材を露出させ、露出した該基板コア材を除去し、アライメントマークを形成し、該アライメントマークが前記他方の主面側あるいは前記一方の主面側から露出するように、前記他方の主面側の前記電極金属あるいは前記一方の主面側の前記電極金属の一部を除去して凹部を形成し、該凹部内に露出する前記アライメントマークを用いて、前記他方の主面の前記電極金属に前記実装側電極を、あるいは前記一方の主面の前記電極金属に前記チップ搭載側電極を形成したインターポーザを用意する工程と、前記インターポーザの前記一方の主面に形成されたチップ搭載側電極と、半導体チップの電極とを接続し、該半導体チップを前記インターポーザに搭載する工程と、前記インターポーザ上に搭載した前記半導体チップを樹脂封止する工程と、前記一方の主面に形成されたアライメントマークあるいは前記一方の主面側に形成された凹部内に露出する前記アライメントマークを用いて、前記インターポーザの一方の主面側の位置合わせを行い、前記樹脂封止した面にマーク印字をする工程と、前記マーク印字をする工程の後、あるいは前記マーク印字をする工程を行わずに、前記他方の主面に形成されたアライメントマークあるいは前記他方の主面側に形成された凹部内に露出する前記アライメントマークを用いて、前記インターポーザの他方の主面側の位置合わせを行い、個片化する工程と、を備えたことを特徴とする。

本発明によれば、表面パターンと裏面パターンの位置ズレが大きい有機基板を基板コア材として用いたインターポーザであっても、一方の面に形成したアライメントマークを他方の面から露出する構造とし、位置合わせを行うことができるので、表面パターンと裏面パターンにそれぞれ別個にアライメントマークを形成して位置合わせを行う場合と比較して、位置合わせ精度が向上する。

本発明により半導体装置を形成する場合、一方の面に形成したアライメントマークを基準として、マーク印字及び個片化を行うことができるため、マーク印字可能な領域を個片化のために切断除去される領域に近づけることができ、従来より、マーク印字可能な領域を大きく設定することが可能となる。特に１ｍｍ□程度の大きさな半導体装置において、マーク印字可能な字数を多くすることができ、非常に効果が大きい。

本発明のインターポーザの一部平面図である。 本発明のインターポーザに形成されているアライメントマークの形成方法を説明する図である。 本発明のインターポーザに形成されている別のアライメントマークの形成方法を説明する図である。

本発明のインターポーザは、有機基板からなる基板コア材の一方の主面に半導体チップの電極と接続するチップ搭載側電極が形成され、基板コア材の他方の主面に実装基板と接続する実装側電極が形成されている。そして、マーク印字と個片化を行うためのアライメントマークを、一方の主面あるいは他方の主面にのみ形成し、このアライメントマークが、その裏面側、即ち、他方の主面側あるいは一方の主面側から露出するように、表面に凹部が形成されている。

このように形成されたインターポーザを用いて半導体装置を形成する際、封止樹脂面にマーク印字するためのアライメントマークと個片化を行うためのアライメントマークが、一つのアライメントマークを用いることにより、位置合わせ精度の向上を図ることが可能となる。以下、本発明の半導体装置の製造方法について詳細に説明する。

図１は、本発明のインターポーザの一部平面図である。図１に示すように、インターポーザ１０の中央部分に、搭載する半導体チップの各々の電極と接続するためのチップ搭載側電極が、搭載する半導体チップの数だけ形成されたチップ搭載側電極形成部１が配置されている。２は、半導体装置を形成する際、樹脂封止される樹脂封止エリア、３はアライメントマークである。なお、図示しない裏面側には、実装基板と接続する実装側電極が、搭載する半導体チップの数だけ形成された実装側電極形成部が配置されている。

図２は、アライメントマーク３の形成方法を説明する図である。インターポーザ１０の一方の表面（図２の裏面）から、その表面に形成されている電極金属５を、その面に形成される電極（チップ搭載側電極あるいは実装側電極のいずれか）と同時に、通常の方法によりパターニングし、基板コア材４を露出させる。その後、露出する基板コア材４を除去し、ブラインドビアホールを形成し、銅（Ｃｕ）等の金属を充填させフィールドビアホール６を形成する（図２ａ）。このフィールドビアホール６は、一方の表面（図２の裏面）に形成されている電極の位置を表すアライメントマークとなる。なお、このフィールドビアホールを先に形成し、アライメントマークとして使用し、一方の表面側の電極を形成しても良い。

次に、インターポーザ１０の他方の表面（図２の表面側）から、その表面に形成されている電極金属５のアライメントマークの位置の一部を、通常の方法により除去し、基板コア材４を露出させる（図２ｂ）。その結果、先に形成したフィールドビアホール６を凹部７内に露出させることができる。このフィールドビアホール６が、他方の表面（図２の表面側）のアライメントマークとなる。このアライメントマークを用いて、他方の表面に形成されている電極金属５を通常の方法によりパターニングすることで、その面に電極（実装側電極あるいはチップ搭載側電極のいずれか）を形成し、インターポーザが完成する。

このように、一方の主面に形成したアライメントマークを他方の主面の電極形成のアライメントマークとして用いることにより、それぞれ個別にアライメントマークを形成する場合と比較して、位置合わせ精度を向上させることが可能となる。

図３は、別のアライメントマーク３の形成方法を説明する図である。インターポーザ１０の一方の表面（図３の表面側）から、その表面に形成されている電極金属５を、その面に形成される電極（チップ搭載側電極あるいは実装側電極にいずれか）と同時に、通常の方法によりパターニングし、基板コア材４を露出させる。その後、露出する基板コア材４を除去し、ブラインドビアホール８を形成する（図３ａ）。このブラインドビアホール８は、一方の表面（図３の裏面）に形成されている電極の位置を表すアライメントマークとなる。なお、このブラインドビアホールを先に形成し、アライメントマークとして使用し、一方の表面側の電極を形成しても良い。

次に、インターポーザ１０の他方の表面（図３の表面側）から、その表面に形成されている電極金属５のアライメントマークの位置の一部を、通常の方法により除去し、基板コア材４を露出させる（図３ｂ）。その結果、先に形成したブラインドビアホール８が凹部７内に露出し、ビアホール９が形成される。このビアホール９が他方の表面（図３の表面側）のアライメントマークとなる。このアライメントマークを用いて、他方の表面に形成されている電極金属５を通常の方法によりパターニングすることで、その面に電極（実装側電極あるいはチップ搭載側電極のいずれか）を形成し、インターポーザが完成する。

このように一方の主面に形成したアライメントマークを他方の主面の電極形成のアライメントマークとして用いることにより、それぞれ個別にアライメントマークを形成する場合と比較して、位置合わせ精度を向上させることが可能となる。

次に実施例１および２で説明したインターポーザ１０を用いて、半導体装置を形成する方法について説明する。通常の方法により、インターポーザ１０上に載置した半導体チップの電極とチップ搭載側電極を接続し、インターポーザ１０上に半導体チップを実装する。その後、図１の樹脂封止エリアに示す領域を一括樹脂封止する。

次に、個片化により除去される領域を除いた領域に、個々の半導体装置のためのマーク印字を施す。このとき、マーク印字のための位置合わせは、図１に示すインターポーザの表面から見えるアライメントマーク３を用いて行う。

その後、個々の半導体装置に個片化する。この個片化は、図１に示すインターポーザの裏面側を表面として、ダイシングソーを用いて行う。ここで個片化のための位置合わせは、図１に示すインターポーザの裏面側から見えるアライメントマーク３を使用する。なお、個片化をインターポーザの裏面側から行う理由は、プローブ試験等の一括試験を実施するためである。

以上のように樹脂封止のための位置合わせと、個片化のための位置合わせを、図２および図３に示したアライメントマークを用いて行うことにより、従来に比べて位置合わせ精度を向上させることが可能となる。

その結果、位置合わせのズレを考慮してマーク印字領域から除外されている領域を狭くすることができるので、マーク印字領域を従来より広く設定することが可能となる。一例として、隣接する半導体装置間のマーク印字領域を除外する寸法（個片化により切断除去される部分を含めて）が、従来は０．１７ｍｍであったものが、本発明では０．１０ｍｍとすることが可能となった。インターポーザ上に形成される一つあたりの半導体装置の大きさを１．００ｍｍ□とすると、従来の方法によれば、マーク印字可能な領域は０．８３ｍｍ□であったのに対し、本発明によれば０．９０ｍｍ□となる。視認性の考慮から最小文字サイズは０．３ｍｍとすると、従来は、４文字のマーク印字しかできなかったものが、本発明によれば、９文字のマーク印字が可能となり、非常に効果が大きいことが確認できた。

１：チップ搭載側電極形成領域、２：樹脂封止エリア、３：アライメントマーク、４：基板コア材、５：電極金属、６：フィールドビアホール、７：凹部、８：ブラインドビアホール、９：ビアホール

Claims (1)

1. 複数の半導体チップをインターポーザに搭載し、樹脂封止した後、個片化する半導体装置の製造方法において、
   有機基板からなる基板コア材の両主面に電極金属を形成し、該電極金属をパターニングすることで前記基板コア材の一方の主面の前記電極金属に半導体チップの電極と接続するチップ搭載側電極を、あるいは前記基板コア材の他方の主面の前記電極金属に実装基板と接続する実装側電極を形成すると同時に前記基板コア材を露出させ、露出した該基板コア材を除去し、アライメントマークを形成し、該アライメントマークが前記他方の主面側あるいは前記一方の主面側から露出するように、前記他方の主面側の前記電極金属あるいは前記一方の主面側の前記電極金属の一部を除去して凹部を形成し、該凹部内に露出する前記アライメントマークを用いて、前記他方の主面の前記電極金属に前記実装側電極を、あるいは前記一方の主面の前記電極金属に前記チップ搭載側電極を形成したインターポーザを用意する工程と、
   前記インターポーザの前記一方の主面に形成されたチップ搭載側電極と、半導体チップの電極とを接続し、該半導体チップを前記インターポーザに搭載する工程と、
   前記インターポーザ上に搭載した前記半導体チップを樹脂封止する工程と、
   前記一方の主面に形成されたアライメントマークあるいは前記一方の主面側に形成された凹部内に露出する前記アライメントマークを用いて、前記インターポーザの一方の主面側の位置合わせを行い、前記樹脂封止した面にマーク印字をする工程と、
   前記マーク印字をする工程の後、あるいは前記マーク印字をする工程を行わずに、前記他方の主面に形成されたアライメントマークあるいは前記他方の主面側に形成された凹部内に露出する前記アライメントマークを用いて、前記インターポーザの他方の主面側の位置合わせを行い、個片化する工程と、を備えたことを特徴とする半導体装置の製造方法。

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