JPS615565A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS615565A JPS615565A JP59126109A JP12610984A JPS615565A JP S615565 A JPS615565 A JP S615565A JP 59126109 A JP59126109 A JP 59126109A JP 12610984 A JP12610984 A JP 12610984A JP S615565 A JPS615565 A JP S615565A
- Authority
- JP
- Japan
- Prior art keywords
- characters
- figures
- mos
- condenser
- aluminum layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54406—Marks applied to semiconductor devices or parts comprising alphanumeric information
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体集積回路の、うち金属−絶縁物一半導体
構造のコンテン？を含む半導体集積回路の構造に関する
。
構造のコンテン？を含む半導体集積回路の構造に関する
。
（従来技術）
従来、半導体集積回路にはトランジスタ、ダイ゛オード
、抵抗等種々な素子を含むがこれらの能動素子の他にも
種々のパターンを入れている。この例としては０合パタ
ーン、社標１品名、各種のチェ、り用パターン等がある
。これらのパターン（以下アクセサリ−バタンと称す）
の占める面積は半導体基板面積の縮少化に伴ない無視で
きない大きさになってきている。
、抵抗等種々な素子を含むがこれらの能動素子の他にも
種々のパターンを入れている。この例としては０合パタ
ーン、社標１品名、各種のチェ、り用パターン等がある
。これらのパターン（以下アクセサリ−バタンと称す）
の占める面積は半導体基板面積の縮少化に伴ない無視で
きない大きさになってきている。
現在半導体業界はウェーハの大型化、テップサイズの縮
少化でコストダウンを進めているわけであるが、アクセ
サリ−パターンとしても例外ではないがなかなか縮少で
きないでいるのが現状である。
少化でコストダウンを進めているわけであるが、アクセ
サリ−パターンとしても例外ではないがなかなか縮少で
きないでいるのが現状である。
（発明が解決しようとする問題点）
本発明の目的はアクセサリ−パターンのそう人によるチ
ップ面積の増加のない半導体集積回路を得ることにある
。
ップ面積の増加のない半導体集積回路を得ることにある
。
（問題点を解決するための手段）
本発明はこのようなアクセサリ−パターンのうち社標９
品名等電極金属上のみに形成されるパターンの形成場所
を従来の何も素子のない領域から金属−絶縁物−半導体
コンデンサの金属部分に形成することを特徴とする。
品名等電極金属上のみに形成されるパターンの形成場所
を従来の何も素子のない領域から金属−絶縁物−半導体
コンデンサの金属部分に形成することを特徴とする。
（実施例）
次に１図面を参照して本発明をよシ詳ｆｉＫ説明する。
本発明の実施例を第１図（ａｌ 、 （ｂ）に平面図と
断面図を示し、シリコン３−シリコン酸化物２−アルミ
ニウムｌの構成を有するＭＯ８コンデンサを含む場合を
例にとって説明する。ＭＯＳ コンデンサはシリコン３
上に所定の熱酸化を行ないシリコン酸化膜２を形成後ア
ルミニウムｌを蒸着にて形成し、このアルミニウムｌの
不要部分をエツチングで取り除いて形成するが、アルミ
ニウムｌのエツチングのマスクに必要な文字、数字、記
号４，４′を入れておけばＭＯ８コンデンサとして十分
な機能を果しながら、かつ必要な文字等を入れられる。
断面図を示し、シリコン３−シリコン酸化物２−アルミ
ニウムｌの構成を有するＭＯ８コンデンサを含む場合を
例にとって説明する。ＭＯＳ コンデンサはシリコン３
上に所定の熱酸化を行ないシリコン酸化膜２を形成後ア
ルミニウムｌを蒸着にて形成し、このアルミニウムｌの
不要部分をエツチングで取り除いて形成するが、アルミ
ニウムｌのエツチングのマスクに必要な文字、数字、記
号４，４′を入れておけばＭＯ８コンデンサとして十分
な機能を果しながら、かつ必要な文字等を入れられる。
（発明の効果）
このように１本発明によれば、今まで文字用に別に場所
をとっていたのに比べ、ＭＯ８コンデンサは文字を中抜
きした量の面積が大きくなるが、文字の大数さてなく文
字の面積分しか大きくならないことから考えてチップ面
積を小さくで籾多大な効果のあることは明白である。
をとっていたのに比べ、ＭＯ８コンデンサは文字を中抜
きした量の面積が大きくなるが、文字の大数さてなく文
字の面積分しか大きくならないことから考えてチップ面
積を小さくで籾多大な効果のあることは明白である。
第１図（ａ）および（ｂｌは本発明の一実施例の平面図
および同図（ａ）のＡ−Ａ／断面での断面図である。 ｌ・・・・・・アルきニウム層、２・・・・・・シリコ
ン酸化膜層、３・・・・・・シリコン領域、４．４’・
・・・・・記号。
および同図（ａ）のＡ−Ａ／断面での断面図である。 ｌ・・・・・・アルきニウム層、２・・・・・・シリコ
ン酸化膜層、３・・・・・・シリコン領域、４．４’・
・・・・・記号。
Claims (1)
- 半導体基板上に絶縁層と金属層を形成してなる金属−絶
縁物−半導体構造のコンデンサを含む半導体集積回路に
おいて、金属−絶縁物−半導体コンデンサの金属部に文
字、数字、記号等を形成したことを特徴とする半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59126109A JPS615565A (ja) | 1984-06-19 | 1984-06-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59126109A JPS615565A (ja) | 1984-06-19 | 1984-06-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS615565A true JPS615565A (ja) | 1986-01-11 |
Family
ID=14926843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59126109A Pending JPS615565A (ja) | 1984-06-19 | 1984-06-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS615565A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0610922A2 (en) * | 1993-02-12 | 1994-08-17 | Nec Corporation | Semiconductor memory device |
-
1984
- 1984-06-19 JP JP59126109A patent/JPS615565A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0610922A2 (en) * | 1993-02-12 | 1994-08-17 | Nec Corporation | Semiconductor memory device |
| EP0610922A3 (en) * | 1993-02-12 | 1998-01-21 | Nec Corporation | Semiconductor memory device |
| EP1037283A1 (en) * | 1993-02-12 | 2000-09-20 | Nec Corporation | Semiconductor memory device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0897310A (ja) | 半導体集積回路装置の製造方法 | |
| EP0174986B1 (en) | Process for forming and locating buried layers | |
| KR100190365B1 (ko) | 반도체 소자 제조를 위한 포토마스크 및 그 형성 방법 | |
| JPS615565A (ja) | 半導体集積回路 | |
| US4509250A (en) | Process for manufacturing a monolithic integrated circuit comprising at least one bipolar planar transistor | |
| JPS6184824A (ja) | 半導体集積回路 | |
| JPS5948958A (ja) | 半導体集積回路 | |
| JPS5928056B2 (ja) | 半導体集積回路の製造方法 | |
| JPH09116025A (ja) | Ｓｏｉ上の多数のマイクロ電子回路の製造方法 | |
| JP2809172B2 (ja) | 半導体装置 | |
| JPS5954257A (ja) | 半導体装置 | |
| JP2906877B2 (ja) | 半導体装置及びその製造方法 | |
| JPH01241117A (ja) | アライメント・マーク | |
| JPS60785B2 (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPH02135770A (ja) | 半導体集積回路 | |
| JPH0444250A (ja) | 半導体装置の製造方法 | |
| JPS62111459A (ja) | 半導体装置の製造方法 | |
| JPH03211836A (ja) | 半導体装置の製造方法 | |
| KR950004548A (ko) | 반도체소자 제조방법 | |
| JPS6386475A (ja) | 半導体集積回路装置 | |
| KR960026867A (ko) | 반도체소자의 제조방법 | |
| JPH0992788A (ja) | 半導体集積回路 | |
| JPS58180052A (ja) | 半導体集積回路 | |
| JPH0320039A (ja) | 半導体装置の製造方法 | |
| JPS58194356A (ja) | 半導体集積回路装置 |