JPS6052047A - 集積回路デバイスの製作方法 - Google Patents

集積回路デバイスの製作方法

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JPS6052047A
JPS6052047A JP59131207A JP13120784A JPS6052047A JP S6052047 A JPS6052047 A JP S6052047A JP 59131207 A JP59131207 A JP 59131207A JP 13120784 A JP13120784 A JP 13120784A JP S6052047 A JPS6052047 A JP S6052047A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は集積回路デバイスの製作方法に係る。
背景技術 従来技術において、集積回路デバイスの製作中、シリコ
ンウェハの二つの主表面上に、加工工程の位置合せをす
るだめの各種の固定具及び固定器具がある。そのような
装置は一般に、二つのウェハ面上のプロセス工程の位置
合せをするため、加工されるウェハの外部表面上のマー
クに依存する。従って、これらの従来装置は改善が困難
で、結果は不確定である。
本発明の記述 集積回路及びウェハの第１の表面上に少くとも一つの位
置合せパターンを形成するため、シリコンウェハを加工
する工程を含む集積回路デバイスの製作方法について述
べる。支持ウェハは、その後のプロセスのために準備さ
れ、支持ウェハの第１の表面に隣接して回路ウェハの第
１の表面が配置される。粘着物質の層を回路ウェハ及び
支持ウェハの隣接した表面上に形成し、二つの表面を固
着させ、ウェハサンドイッチを形成する。回路ウェハは
写真整形され、位置合せパターンに対応する位置合せマ
ークを露出するため、窓を形成する。露出された位置合
せマークを用いて、回路ウェハは処理され、その後ウェ
ハサンドインチは集積回路チップに切断される。
好１しくけ、位置合せマークを用いて、回路ウェハを加
工する前に、回路ウェハに荒い指標を形成する。窓をあ
け、位置合せ用マークを露出する軍旗整形操作は、荒い
指標に合わせる。加えて、集積回路の選択された部分に
近づけ、これらの選択された部分に電気的接続を作る。
詳細な記述 第１図の第１工程に示されるように、主平坦面１１を有
するＮ形シリコンウェハ１０には、−例としてＭＯ３構
造により、その中にいくつかの別々の集積回路１２が形
成されている。第１工程中に部分的に断面図で示されて
いる集積回路１２の一つの一部は、ソース−ドレインド
ープ領域１４及び１６とゲート頭載１８を含み、それら
は組合さってトランジスタ２０を形成している。明らか
に、図面の相対的寸法は実際とは異り、プロセスの特徴
のいくつかを明瞭に示すように、垂直方向には誇張され
ている。ウェハ１０の表面中のもう一つのドープ領域２
２は、抵抗を形成する。電界用酸化物層２４が、ウェハ
１０の表面上に形成され、くぼみ又は溝２６がその中に
写真整形されている。溝２６は能動回路を形成するトラ
ンジスタ２０を、囲み、受動抵抗ドープ領域２２から絶
縁している。第２工程において、ウェハ１０の表面がシ
リコン窒化物層３０で被覆され、この層は、その後写真
整形され、溝２６」二に残るようになる。溝２６はシリ
コン窒化物３０で被覆され、能動トランジスタ２０から
ナトリウムのような雰囲気汚染を除く障壁又は端部シー
ルとなる。
第３工程において、たとえばアルミニウムのよう々金属
の導電体３２．３３及び３５が堆積され、ウェハ１０上
の所望の位置への接続となるよう、写真整形される。導
電体３２は溝２６を横切り、トランジスタ２０を抵抗ド
ープ領域２２に接続する。その後のウェハ処理を導く位
置合せパターン３４が、ウェハ１０上の二つの選択され
た位置において、使用されるチップ領域の外側に形成さ
れる。第４工程において、ウェハ１０は順次二酸化シリ
コン層３６、シリコン窒化物層３８及び第２の二酸化シ
リコン層４０により、被覆される。この三重の不活性化
層は、雰囲気中の汚染が能動回路に移動するのを防止す
る障壁となる。最も外側の二酸化シリコン層４０も、そ
の後のプロセス工程で形成される粘着層に対して両立し
うる界面媒体となる。
第５工程において、主平坦面５１を有する支持ウェハ５
０は、高温で酸化雰囲気に露出することにより準備し、
ウェハ５０の露出された表面上に、二酸化シリコン層５
２を成長させる。
第６エ程において、シリコン窒化物層５４を二酸化シリ
コン層５２の表面上に堆積させる。第７エ程において、
窒化物層５４を酸化することにより、二酸化シリコン７
＠　５６　。
５６＆が形成される。二酸化シリコン層５６は第８工程
で形成される粘性層５８に対し、両立しうる表面である
。粘性層５８は当業者には周知のいくつかの方法の任意
の一つにより、支持ウェハ５０の二酸化シリコン層５６
上に、堆積してもよい。適当な方法は、粘性層をその上
に形成した後、ウェハ５０をスピンし、その後粘性物質
から気体バブルを除くため、眞仝容器（図示されていな
い）中でウェハのガスをぬくことである。
第８工程において、回路ウェハ１０及び支持ウェハ５０
は空気の雰囲気を除くだめ、ともに直空中に置かれる。
粘性物質５８は高温でやきな捷され、単一のウェハサン
ドイッチ６Ｄが生じる。
必要に応じて行う第９工程において、サンドイッチ６０
が水酸化ナトリウムエッチャント槽（図示されていない
）中に置かれ、エッチャント槽は回路ウェハ１０を均一
に薄くし、そのウェハの面を平行に保ち、支持ウェハ５
０の露出された表面から、二酸化シリコン層５６ａを除
去する。ウェハ５０のシリコン窒化物外部層５４は、エ
ッチャント槽で抵抗（７） をもち、従って変化せずに残る。
第１０工程において、回路ウェハ１０中に窓６６が軍旗
整形され、位置合せマーク３４ａが露出され、それは位
置合せパターン３４の粘着物質５８中のレリーフ像であ
る。ウェハ平坦部１１及び５１は窓６６の写真整形中、
荒い位置合せマークとして用いられる。位置合せマーク
３４ａが露出された後、ウェハサンドイッチ６０中に埋
め込まれた回路要素に対し、正確な基準を必要とするウ
ェハサンドイッチ６０の処理を、更に進めてもよい。そ
のようなプロセスの例について以下で述べる。
第１１工程において、細長いくぼみ６７が回路ウェハ１
０を貫いてエッチされ、第１１工程中の拡大された部分
的な上面図で示されるように、長方形部分６８を規定す
る。このようにして、各部分はそれに付随した抵抗ドー
プ領域２２」二に、正確に配置される。エツチング中、
細長いくぼみ６７の壁はウェハ１０表面に対し、５４７
６度の角度を々す。
（８） この具体的な角度は、市販の＜１００＞結晶面シリコン
の特性である。第９工程中でシリコンウェハの厚さが減
少することにより、そうしない場会より、部分６８の間
隔をより小さくすることができる。
第１２工程において、ウェハサンドイッチ６０は別々の
集積回路チップ６２に切断される。加えて、集積回路の
選択された部分に、窓を形成するため、ウェハ１０をエ
ッチしてもよい。その後、これらの選択された部分に、
電気的接続が作られる。
本発明について、具体的に示し、実施例と関連して述べ
たが、請求の範囲で述べられているような本発明の精神
及び視野から離れることなく、各種の変更をすることが
可能である。
本発明を要約すると、以下のようになる。
１　集積回路デバイスの製作方法において、Ａ）集積回
路１２及びウェハ１０の第１の表面上に、少くとも一つ
の位置合せバタ（９）　−・ −ン３４を形成するために、シリコン回路ウェハ１０を
加工する工程、 Ｂ）　’ｌ：の後のプロセスのため、支持ウェハ５０を
準備する工程、 Ｃ）支持ウェハ５０の第１の表面に隣接して、回路ウェ
ハ１０の第１の表面を配置する工程、 Ｄ）該回路ウェハ１０及び該支持ウェハ５０の隣接した
表面−１−に、粘性層５８を形成し、二つのウェハを固
着させ、組合さりウェハサンドイッチ６０を形成きせる
工程、 Ｅ）位置合せパターン３４に対応して、位置合せマーク
３４ａを露出させるため、回路ウェハ中に窓を形成する
よう軍旗整形する工程、 Ｆ）第Ｅ工程で露出された位置合せマーク３４ａを用い
て、回路ウェハ１０を処理する工程、及び Ｇ）　ウェハサンドイッチ６０を集積回路チ（１０） ツブ６２に切断する工程、 から成ることを特徴とする方法。
２　前Ｈ己第１項に記載された方法において、第Ｆ工程
に先立ち、荒い指標が回路ウェハに形成され、第Ｅ工程
における写真整形は、荒い指標に対して位置合せするこ
とを特徴とする方法。
３、前記第１項に記載された方法において、第Ｆ工程の
プロセスにおいて、該集積回路の選択された部分へ接近
でき、この方法には更に該選択された部分への電気的接
続を形成する工程が営まれることを特徴とする方法。
【図面の簡単な説明】
第１．２及び３図は第４図のように構成され、本発明に
従い集積回路デバイスを製作するプロセス工程を順次示
す図である。 〔主要部分の符号の説明〕 シリコン回路ワエハ・・・・・・・・・・・・・・・・
・・・・・・・・・・・１０支持ウエハ・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・５０（１１） ウェハサンドイッチ・・・・・・・・・・・・・・・・
・・・・・・・・・６０窓・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・６６出願人　：　テレタイプ　コーポレ
ーション（１２） 手　続　補　正　書（方式） 昭和５９年１０月　２　日 特許庁長官志賀　字数 ｌ事件の表示昭和５９年　特許願事１３１２０７号３　
補正をする者 事件との関係　特許出願人 氏　名　テレタイプ　コーポレーション（名称） ４代理人 ６、補正の対象　明細書の「図面の簡単な説明」の欄（
１）明細＠−第１１頁第１５行目乃至第１７行目の「第
１．２及び６図は・・・・・・・・・順次示す図である
。」を以下の如く訂正する。

Claims (1)

  1. 【特許請求の範囲】 １、　集積回路テバイスの製作方法において、Ａ）集積
    回路（１２）及びウェハ（１０）の第１の表面上に、少
    くとも一つの位置合せパターン（３４）を形成するため
    、シリコン回路ウェハ（１０）を加工する工程； Ｂ）その後のプロセスのため支持ウェハ（５０）を準備
    する工程； Ｃ）支持ウェハ（５０）の第１の表面に隣接して、回路
    ウェハ（１０）の第１の表面を配置する工程； Ｄ）該回路ウェハ（１０）及び該支持ウェハ（５０）の
    隣接した表面−Ｆに、粘性層（５８）を形成し、二つの
    ウェハを固着させ一緒にしてウェハサンドイッチ（６０
    ）を形成させる工程； Ｅ）位置合せパターン（３４）に対応して、位置合せマ
    ーク（３４ａ）を露出させ、回路ウェハ中に窓（６６）
    を形成するだめ、回路ウェハを写眞整形する工程； Ｆ）第Ｅ工程で露出された位置合せマーク（３４ａ）を
    用いて、回路ウェハ（１０）を処理する工程； Ｇ）　ウェハサンドイッチ（６０）を集積回路チップに
    切断する工程から成ることを特徴とする製作方法。
JP59131207A 1983-06-27 1984-06-27 集積回路デバイスの製作方法 Granted JPS6052047A (ja)

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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4485553A (en) * 1983-06-27 1984-12-04 Teletype Corporation Method for manufacturing an integrated circuit device
JPS6088536U (ja) * 1983-11-24 1985-06-18 住友電気工業株式会社 化合物半導体ウエハ
US4662956A (en) * 1985-04-01 1987-05-05 Motorola, Inc. Method for prevention of autodoping of epitaxial layers
JPS63308386A (ja) * 1987-01-30 1988-12-15 Sony Corp 半導体装置とその製造方法
US4794092A (en) * 1987-11-18 1988-12-27 Grumman Aerospace Corporation Single wafer moated process
US4893163A (en) * 1988-03-28 1990-01-09 International Business Machines Corporation Alignment mark system for electron beam/optical mixed lithography
US4922277A (en) * 1988-11-28 1990-05-01 The United States Of America As Represented By The Secretary Of The Air Force Silicon wafer photoresist developer
JP3175188B2 (ja) * 1991-05-10 2001-06-11 ソニー株式会社 位置合わせマークの形成方法
US5451261A (en) * 1992-09-11 1995-09-19 Matsushita Electric Industrial Co., Ltd. Metal film deposition apparatus and metal film deposition method
JPH06314622A (ja) * 1993-04-30 1994-11-08 Murata Mfg Co Ltd チップ型回路部品及びその製造方法
JPH09509792A (ja) * 1994-12-23 1997-09-30 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 支持ウェーハ上に接着した半導体物質の層中に半導体素子が形成した半導体装置の製造方法
CN1106036C (zh) * 1997-05-15 2003-04-16 日本电气株式会社 芯片型半导体装置的制造方法
US6287891B1 (en) * 2000-04-05 2001-09-11 Hrl Laboratories, Llc Method for transferring semiconductor device layers to different substrates
US10043701B2 (en) 2013-05-15 2018-08-07 Infineon Technologies Ag Substrate removal from a carrier

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5283070A (en) * 1975-12-29 1977-07-11 Seiko Instr & Electronics Ltd Production of semiconductor device
JPS5387163A (en) * 1977-01-12 1978-08-01 Hitachi Ltd Production of semiconductor device
JPS5459083A (en) * 1977-10-19 1979-05-12 Sumitomo Electric Ind Ltd Double-sided pattern forming method for semiconductor wafer
JPS5717158A (en) * 1980-07-04 1982-01-28 Fujitsu Ltd Manufacture of semiconductor device
JPS5745254A (en) * 1980-09-01 1982-03-15 Nippon Telegr & Teleph Corp <Ntt> Automatic detector for amount of silicon wafer worked
JPS5893345A (ja) * 1981-11-30 1983-06-03 Nec Corp 半導体装置の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1235197A (en) * 1967-07-03 1971-06-09 Texas Instruments Inc Manufacture of circuit element arrays
US3769562A (en) * 1972-02-07 1973-10-30 Texas Instruments Inc Double isolation for electronic devices
CH560463A5 (ja) * 1972-09-26 1975-03-27 Siemens Ag
US3902936A (en) * 1973-04-04 1975-09-02 Motorola Inc Germanium bonded silicon substrate and method of manufacture
US3852563A (en) * 1974-02-01 1974-12-03 Hewlett Packard Co Thermal printing head
US4046985A (en) * 1974-11-25 1977-09-06 International Business Machines Corporation Semiconductor wafer alignment apparatus
US4110598A (en) * 1975-09-02 1978-08-29 Texas Instruments Incorporated Thermal printhead assembly
US4134125A (en) * 1977-07-20 1979-01-09 Bell Telephone Laboratories, Incorporated Passivation of metallized semiconductor substrates
US4266334A (en) * 1979-07-25 1981-05-12 Rca Corporation Manufacture of thinned substrate imagers
US4472875A (en) * 1983-06-27 1984-09-25 Teletype Corporation Method for manufacturing an integrated circuit device
US4485553A (en) * 1983-06-27 1984-12-04 Teletype Corporation Method for manufacturing an integrated circuit device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5283070A (en) * 1975-12-29 1977-07-11 Seiko Instr & Electronics Ltd Production of semiconductor device
JPS5387163A (en) * 1977-01-12 1978-08-01 Hitachi Ltd Production of semiconductor device
JPS5459083A (en) * 1977-10-19 1979-05-12 Sumitomo Electric Ind Ltd Double-sided pattern forming method for semiconductor wafer
JPS5717158A (en) * 1980-07-04 1982-01-28 Fujitsu Ltd Manufacture of semiconductor device
JPS5745254A (en) * 1980-09-01 1982-03-15 Nippon Telegr & Teleph Corp <Ntt> Automatic detector for amount of silicon wafer worked
JPS5893345A (ja) * 1981-11-30 1983-06-03 Nec Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
EP0129915B1 (en) 1987-10-28
US4468857A (en) 1984-09-04
JPH053133B2 (ja) 1993-01-14
DE3466953D1 (en) 1987-12-03
EP0129915A1 (en) 1985-01-02
CA1205576A (en) 1986-06-03

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