JPS6169482A - サーマル・プリント装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はサーマル・プリントに関し、特にサーマル・
ライン・プリンタ又は直列サーマル・シリンド・ヘッド
の欠陥を自動的に検出し、少くとも１つの欠陥サーマル
・シリンド・ヘッド素子を自動修正する方法及びシステ
ムに関する。

〔従来の技術〕

従来のサーマル・ライン・プリンタのキャラクタ位置は
サーマル・プリント・ヘッドに沿っり感熱又はサーマル
・プリント・ヘッド素子のラインに対して固定されてい
る。例えば、ここで例示のために述べると、従来のサー
マル・ライン・プリンタにおける各キャラクタ位置は１
４ドツト幅を持つと共に隣り合うキャラクタ位置間にあ
るギャップ用不使用５ド、トを有するものと仮定しよう
。

従って、この従来のサーマル・ライン・プリ／りの例で
は、キャラクタｌは常に感熱抵抗素子１〜１４を使用し
、キャラクタ２は常に感熱素子２０〜３３を使用し、キ
ャラクタ３は常に感熱素子３９〜５２を使用し、以下同
様に各素子を使用する。

この種の従来技術としては次に渇げるものがある。

エヌ・イノバフほかによる米国特許第４，２８４，８７
６号「サーマル・プリンティング・／ステム」、ディー
・エフ・モーアほかによる米国特許第・１，３２１，６
１０号「半ス被−ス・ドツト能力を有するドツト・マト
リックス・プリンタ」、 ノー・アンノほかによる米国特許第４，３６４，０６３
号「熱記録装置」。

〔発明が解決しようとする問題点９ 以上説明したような固定キャラクタ位置を有するサーマ
ル・ライン・プリンタにおける問題は、感熱素子が焼切
れたような場合、従来のサーマル・ライン・プリンタで
はその感熱素子の失敗又ハ欠？　　　陥を自動的に検出
することができないということである。その感熱素子の
欠損はプリンタのオペレータがプリントしたキャラクタ
に現われたギャップ又は゛穴″に気付いたときにのみ知
ることができた。しかし、そのオペレータは、例えば、
°°穴“のあるキャラクタを多数プリントするまでその
°゛穴“に気付かないかもしれない。オペレータが最終
的に“穴″に気付き、プリンタを止めて技術者を呼び、
その欠陥のあるサーマル・プリント・ヘッドを交換しな
ければそのプリンタは使えないことになる。そのような
サーマル・ライン・プリンタのダウンタイムは相当長く
なるかもしれず、修理期間中のコスト及びその間のオペ
レータの時間的損失は非常に大きい。

従って、この発明の目的は以上説明したような従来のサ
ーマル・ライン・プリンタ又は直列サーマル・プリント
・ヘッドにおける欠点を除去する方法及びシステムを提
供することである。

〔問題点を解決するための手段〕

この発明は各感熱又はサーマル素子に対するテスト信号
を発生して所定の基準値と比較することにより、欠陥素
子を検出したときにその欠陥信号を発生し、それを修正
するようにして、サーマル・ライン・プリンタ又は直列
サーマル・プリント・ヘッドの欠陥サーマル・プリント
・ヘット素子全自動検出し、少くとも１つのサーマル素
子自動修正するようにして上記の問題を解決した。−〔
作　用〕 この発明の一面によると、第１の動作モード中、サーマ
ル素子に選択的に対応する予め選ばれた数のキャラクタ
位置を有する直列キャラクタ・データを発生し、更に第
２の動作モード中直列テスト・データを発生する手段と
、′サーマル素子に接続され直列テスト・データに選択
的に応答して各第２の動作モード中容サーマル素子に対
するテスト信号を発生する手段と、各サーマル素子の各
テスト信号を所定の基準値表選択的に比較して第２の動
作モード中欠陥サーマル素子を発見したときにそれに対
する欠陥信号を発生して修正する手段とを含むようにし
たサーマル素子のリニヤ・アレイを有するサーマル・プ
リンタ装置を提供する。

この発明の他の面によると、サーマル・フ０リンタのサ
ーマル素子リニヤ・アレイの欠陥サーマル素子を自動検
出し、修正する方法であって、各サーマル素子に対する
基準信号を決定し、各サーマル素子に対応する基準信号
を記憶し、各テスト動作モード・シーケンスを通して各
サーマル素子に対するテスト信号を測定し、各テスト動
作モード申告サーマル素子の各テスト信号と対応する基
準信号とを比較し、その比較工程中サーマル素子のテス
ト信号がそのサーマル素子に対する基準信号から予め選
ばれた量だけずれているときに欠陥サーマル素子を検出
し修正する各工程を含む欠陥サーマル素子の自動検出修
正方法を提供する。

〔実施例〕

次に、添付図面を参照してこの発明の一実施例を説明す
る。

以下、この発明の実施例をサーマル・ライン・プリンタ
について説明するが、この発明によるサーマル・プリン
タは他の応用にも適用することができることは当然であ
る。ｆｌｌえは、この発明のす−マル・グリ／りは直列
サーマル・プリント・ヘッドにも利用することができる
。

次に、第１図の先行技術サーマル・ライン・プリ／りの
例を参照する。第１図のプリンタのサーマル・プリント
・ヘッド、サーマル抵抗素子又はヒータ素子Ｒ１〜ＲＮ
はサーマル・プリント・ヘッド１１の絶縁セラミック又
はガラス基板（図に示していない）に−列に配置されて
いる。第１図に見るように、素子Ｒ４〜ＲＮの上部端子
は＋■ババスライン（＋ＶＢ）　１３を介して正電源（
図に示していない）に共通に接続され、その下部端子は
夫々エミッタが接地されているＮＰＮドライバ・トラン
ジスタのコレクタに接続されている。それらトランジス
タＱ１〜ＱＮはそれらのベースに゛ハイ”又は′°１”
状態信号を供給することによって選択的にターンオンさ
れ（後述する）、選ばれた対応す−る素子Ｒ１〜ＲＮの
１つの下部端子を接地してそのドツト情報を熱プリント
する。ターンオンしたトランジスタＱ１〜ＱＮの夫々は
対応するサーマル抵抗素子Ｒ１〜ＲＮを通してそのター
／オン期間（１）中電流を流す。その結果生じた■２旧
エネルギが（典型的には各素子当り２〜３ミリノ＝−ル
）受容感熱紙（図に示していない）を使用した場合には
そこにドツトを熱発生させるか、又はドナー熱転写ＩＪ
　ｇン（図に示していない）を使用した場合にはそれを
熱転写する。

第１図のサーマル・ライン・プリンタの動作の際、長さ
Ｎ（バイナリ）ビットの直列データ流がＮビットをレジ
スタ１５に記憶するまでクロック・／＃　ルス（ＣＬＯ
ＣＫ　）　ｆｃ　ヨってシフト・レジスタ１５にシフト
される。シフト・レジスタ１５ＨＮフリツプ・フロラｆ
（図に示していない）シーケンスから成り、Ｎビット直
列データ流がそこに記憶でれる際に、その出力はリセッ
ト・パルス（ＲＥＳＥＴ）によってすべてパ０”状態に
リセットされる。これらレジスタ１５ＯＮビット・デー
タは熱プリントされるべき次のラインのデータを表わす
。

レジスタ１５に記憶されているＮビットのデータはライ
ン８１〜ＳＮを介して並列にラッチ回路１７０入力に供
給される。レジスタ１５ＯＮビットが安定したときに、
ラッチ信号（ＬＡＴＣＨ）を発生してレジスタ１５から
のＮビット・データを並列に同時にラッチ回路１７に記
憶する。

し・ソスタ１５からのＮビット・データがラッチ回路１
７に記憶されると、次のＮビット直列データ・ラインが
順次シフト・レジスタ１５にクロックインされる。

ラッチ回路Ｉ７に記憶されたＮビット・データはライン
Ｌ１〜ＬＮを介して並列にアンド・ケ゛−トＧ１〜Ｇ、
４の第１の入力に供給される。これらＮビット・データ
ハ″ハイ″ノストローブ・ｄ’ルス（５ＴＲＯＢＥ）が
アンド・ゲートＧ１〜ＧＮの第２の入力に共通に供給さ
れたときにサーマル抵抗素子Ｒ１〜ＲＮのどれが作動す
るかということを決定する。更に詳しく述べると、ライ
ンＬ１〜ＬＮのパノ・イ″になった（論理１１．１　＃
　）もののみが′”ノヘイ″ストローブ・パルスにより
対応する素子Ｒ１〜ＲＮを作動して熱プリントすること
になる。例えば、ラインＬ３のバイナリ・ビットが°゛
ノＡイ″あれば、アンド・ケ゛−トＧ３が共通ストロー
ブ・７′Ｐルスでアンドされて、トランジスタＱ３をタ
ーンオンし、ストローブ・パルスの幅で制御された時間
りの間熱抵抗素子Ｒ３を通して電流を流す。その結果、
素子Ｒ３にエネルギｌ２Ｒｔが発生して記録媒体又は６
類上のＲ３の位置に熱プリントのドツトを発生する。

第１図の先行技術サーマ９ル・ライン・プリンタに関す
る問題を説明するに当り、それはＮ＝３２０であると仮
定する。これは第１図のプリンタはドツト・−ｒ　トＩ
Ｊックス・キャラクタをプリントするために、１行又は
１ライン３２０の熱抵抗素子Ｒ４〜Ｒ５２０を持つとい
うことを意味する。又、これらキャラクタは最大１４ド
ツト幅であり、その間に、例えば、５ドツトの不使用ド
ツトがあるものと仮定する。従って、３２０プリント素
子のプリント・ヘッドでプリントしつるキャラクタの最
大数は１７である。

第２図は個々のキャラクタ列１〜１４に典型的に割当て
られた最初の１４素子ドツト〔第１図の素子Ｒ１〜Ｒ１
４でドライブされる〕を示す１７キヤラクタの典型的な
最初のキャラクタ（０）を例示する。キャラクタ１と２
との間の不使用５ドツト・ス綬−ス（キャラクタ列１５
〜１９）は図に示していない。熱抵抗又はサーマル素子
Ｒ１〜Ｒ３２０は夫々キャラクタ列１〜３２０（図に示
していない）知割当てられる。

第１図に示すような従来のサーマル・ライン・プリンタ
の重要な概念は、サーマル・プリント・ヘッド１１のキ
ャラクタ位置が固定であるということである。すなわち
、キャラクタ１は常にサーマル素子Ｒ１〜Ｒ１４を使い
、キャラクタ２は常にサーマル素子Ｒ２ｏ−Ｒ，を使い
、キャラクタ３は常ＫＲ，〜Ｒ５２を使い、以下同様に
使用するということである。

そのような固定キャラクタ位置を有する従来のサーマル
・ライン・プリンタておける問題は、そのプリンタは本
質的に“オープン・ループ”方式１　　　として働くと
いうことである。そのような“°オープン・ループ”方
式では、丈−マル素子が焼き切れたとき（使用できなく
なる〕にその素子の不作動を検出及び（又は）修正する
方法がない。プリ／りのオにレータがプリントされたキ
ャラクタに現われた“穴”に気が付き、プリンタを停止
してプリント・ヘッドを交換したときにのみ、それが可
能となる。例えば、素子Ｒ３（第１図）が焼損したとき
には第２図のキャラクタ列゛ＯＨの第３列がプリントさ
れず、キャラクタ列３にある上と下のキャラクタ“０′
の横棒部分に°゛穴″発生する。

そのような″穴″又はギ゛ヤップのあるキャラクタの誤
りプリントは修正に費用のかかる書類の拒絶か、もっと
重大な結果となるかもしれないキャラクタのミスリード
を発生するかもしれないため、側光ば、Ｅ１３Ｂ　、　
ＣＭＣ７、０Ｃ’ＲＡ及び０ＣＲＨノような金融ホント
では許容されない。その上、誤りプリントを見ている第
４レータが素子の焼損を検出した後も、技術者が欠陥プ
リント・ヘッドを交換する費用及び時間が相当かかる。

欠陥プリント・ヘッドを交換するに要する時間はその日
その日に締切時間までに間に合わせなければならない金
融銀行業務においては本質的に重大なことである。

第３図及び第３Ａ図はこの発明のサーマル・ライン・プ
リンタの好ましい実施例を表わす。それは第１図の従来
の丈−マル・ライン・プリンタの問題を除去するもので
ある。

説明のため（で第３図のプリンタはシフト・レジスータ
１５、ラインＳ、〜Ｓ、ラッチ回路１７、ラインＬ、〜
ＬＮ１アンド・ｒ−トＧ１〜ＧＮ１ラインＣ１〜Ｃ，ド
ライバ・トランジスタロ１〜ＱＮ１サーマル・プリント
・ヘッド１１（サーマル抵抗又は熱素子Ｒ１〜ＲＮ）及
び第１図の＋ｖＢライン１３を含むものとする。これら
第３図の上記構造の素子は第１図ておいて説明した対応
する番号の構造素子の構造、相互接続及び動作などが類
似であるからこれ以上説明しない。

第３図のサーマル・ライン・シリ／りは自動的に欠陥素
子を検出する゛°クローズド・ループ”方式で動作し、
サーマル・プリント・ヘッド１１の素子Ｒ１〜ＲＮの少
くとも最初の欠陥（焼損又は劣化した〕素子を自動補償
又は補正する。特に、第３図のパクローズド・ループ′
″方式は欠陥素子が使用できなくなる前に欠陥素子を自
動検出し、シフト・レジスタ１５に供給された直列デー
タ流のキャラクタ列とギヤラグの相対位置を変更するン
７トウエア・シフト動作によりプリント・ヘッド１１の
長手方向に沿った固定キャラクタ位置を変更することに
よって少くとも最初の欠陥素子を自動修正する。

その上、欠陥ではあるがまだ使用できる素子を自動検出
して、プリント・ヘッドが使用できなくなる十分前に不
使用になりかかっている欠陥素子の存在をオペレータに
知らせることができる。そのような不使用にな９かかっ
ている欠陥素子の早期検出はオ被レータが技術者を呼び
、ピークでないとき、又はダウンタイム期間中ばプリン
ト・ヘッド１１の交換を行わせることができる。

第３図のシステムは第３Ａ図に詳細に示すように、シス
テムの動作を選択的て制御するプロセッサ１９を含む。

プロセッサ１９はコンビーータ、マイクロプロセッサ、
又は他の適当な演算装置でもよい。ここで説明するため
のプロセッサ１９はカリフォルニア州すンタクジラのイ
ンテル社製８０５１マイクログロセツ丈である。第３Ａ
図に示すように、プロセッサ又はマイクロ７°ａセンナ
１９は第１のレジスタ２１と、第２のレジスタ２３と、
実行するソフトウェア・プログラムラ記憶する読出専用
メモリー（ＲＯＭ　）　２５と、データを一時記憶する
ランダム・アクセス・メモリー（ＲＡＭ　）　２７と、
ＲＯＭ　２５のソフトウェア・プログラムによって制御
され算術演算を実行してプロセンサー９の動作を制御す
る信号を発生する算術論理ユニット（ＡＬＵ　）　２５
とを含む。その上、プロセッサ又はマイクロプロセッサ
−９はＡＬＵ　１９によって制御されＲＯＭ　２５の主
プログラム及び種踵のサブルーチンをアクセスするプロ
グラム及び陣々のサブルーチンをアクセスするプログラ
ム−カウンタ２８と、アキュムレータ３０とカウンタ３
２と、ルックアップ・テーブル３４と、ポート・□　バ
ッファ３６などのような他の回路を含む。ルックアップ
・テーブル・ポインタ３４けＲＯＭ　２５　（７）プロ
グラムのソフトウェア制御のもとにアウトプット・アド
レス（ＡＯ−Ａ９）を選択的に発生し、欠陥素子の位置
を選択的に提供する。

第３図のシステムの動作は２つのフェーズから成る。第
１動作フェーズでは、丈−マル抵抗素子Ｒ，−ＲＮが欠
陥素子の検出のために周期的にテストされる。第２動作
フェーズでは、熱プリントされるべき　。

ｌラインの直列データ流のキャラクタ列とギャップの相
対位置が欠陥素子の修正のために変更又は交換される。

これら２つの動作フェーズは後程説明する。

〔素子のテスト〕

最初、プロセッサ１９はオン／オフ・ライン３１にオフ
信号を供給して電圧レギュレータ３３をターンオフする
ことにより、＋ＶＢライン１３及ヒサーマル素子Ｒ４〜
ＲＮに＋２０Ｖ調整電圧を電圧レギュレータ３３から供
給しないようにする。

電圧レギュレータ３３をターンオフすると、ＶＢライン
１３に接続されたカノードとセンス抵抗ＲＳを介して＋
５Ｖ電位に接続キれているアノードとを有するダイオー
ド３５をホワード９バイアスにする。ダイオード３５が
ホワードバイアスさｎると、センス抵抗Ｒ３とサーマル
素子Ｒ１〜ＲＮのいずれかの並列組合せとの間に分圧器
が形成される（すなわち、サーマル素子Ｒ１〜ＲＮはド
ライバ・トランジスタＱ１〜ＱＮの対応するものを選択
的に作動することによってその動作を制御することがで
きる〕。

今、テストのために、サーマル素子Ｒ１〜ＲＮの１つだ
けが選ばれたときにターンオン又は作動するものとする
。これはプロセッサ１９が直列データ・ライン３８に直
列データを、及びクロック・ライン４０にクロック・・
ぐルスを出力することによって達成される。この直列デ
ータはテストされるべきプリント・ヘッド１１の素子の
位置に該当する直列データ内の位置に゛１ｎ状態ビット
１つだけを含み、直列データの残りのビットＮ−１は”
ｏ’状態ビットにしである。

１つのパ１＃状態ビットだけを持つ直列データはライン
４０のクロック・／６ルスによってライン３８かもシフ
ト・レジスタ１５にクロックインされる。レジスタ１５
の直列データのこの１”状態ビットの位置はテストされ
るべきプリント・ヘッド１１の素子の位置て対応する。

レジスタ１５のこの“ｌ”状態ビットはラッチ・ｉ９ル
スでラッチ回路１７にラッチされる。今、ラッチ回路１
７の出力Ｌ１〜ＬＮの該当する１つにあるラッチされた
″１＃状態ビットはストａ−ブ・パルスによって対応す
るアンド・ｒ−トＧ、〜ＧＮを作動し、該当スルトラン
ノスタＱ１〜ＱＮをターンオンして希望するサーマル素
子Ｒ４〜ＲＮを作動する。例えば、素子１をテス小する
場合には、レジスタ１５にクロックイノされた最後のビ
ットのみを′１”状態ビットとする。このｆｉｌｌＦ状
態ビットはラインＳ１を介してラッチ回路１７に供給さ
れ、ランチ・・ぐルスでそこにラッチされる。このラン
チ回路１７の１”状態ビットはラインＬ１を介してアン
ド・ケ９−トＧ、に供給され、ストローブ・ノクルスに
よってゲートＧ１を作動してトランジスタＱ、をターン
オンし、それによって素子Ｒ１を作動しテストする。

素子Ｒ４〜ＲＮの与えられた１つをテストするために、
センス電圧Ｖｓがセンス抵抗Ｒ８とダイオード３５との
ノヤンク７ヨ／で測定又はセンスきれる。テストされた
又は測定された素子のセンス電圧Ｖ、の振幅はそのサー
マル素子の抵抗値の関数である。Ｖ８の値は次の方程式
で与えられる。

ここに： Ｖｏｌ−ダイオ−）”３５間の電圧降下（ケゝルマニウ
ム・ダイオードで典゛型的に０．２Ｖ乃至０．３　Ｖ　
） ■、アＰＨ”ドライバ・トランジスタＱ１〜ＱＮがター
ンオンして作動状態にあるときのそ れらトランジスタ間の電圧降下（典型 的に０．２　Ｖ　） ＲアＰＨ”サーマル素子Ｒ１〜Ｒやのいずれか１つが選
ばれた場合の抵抗値 、ｉ　　　　　ＲＳ−センス抵抗Ｒｓの抵抗値従って、
初期基準アナログ・センス電圧ＶＳは初期テスト動作モ
ード中に抵抗３７を介してアナログーディノタル（Ａ／
Ｄ　）変換器３９の入力に供給さｎてサーマル・プリン
ト・ヘッド１１のサーマル素子Ｒ１〜ＲＮの各々に対し
て決定することができる。Ｖｓ倍信号決定後、プロセッ
サ１９から変換開始信号を受信したときに、線変換器１
９はアナログＶ８信号をディノタル化する。そこで、プ
ロセッサ１９　ｕ　ＣＥＮ　（変換器ｘネーブル）・ぐ
ルスをω変換器３９に送り、ディノタル化したＶｓ倍信
号プロセッサ１９のアキュムレータ３０（第３Ａ図）に
データ・バス４１を介して転送させ、従来の不揮発性Ｒ
ＡＭ　（ＮＶ　ＲＡＭ　）　４３のデータ入力に供給さ
せる。プロセッサ１９からＲＡＭエネーブル（ＲＥＮ）
信号及び“ロー”書込信号（ＷＲ’）を受信すると同時
に、ディジタルＶｓ信号はプロセッサ１９のアキュムレ
ータ３０（第３Ａ図〕からデータ・ノぐス４１を介して
、プロセッサ１９からのメモリー位置アドレスＡＯ〜Ａ
９によって決められるＮＶ　ＲＡＭ４３の該当するメモ
リー位置に転送される。

各Ｖ、雷電圧決定される前（で、プロセッサ１９からデ
ータ・ライン４１を介してアルレス・ビットＡＯ−Ａ７
がアドレス・ラッチ４５の入力て供給される。そこで、
プロセッサ１９はラッチ４５にアトＬ／ス・ラッチ・エ
ネーブル（ＡＬ、Ｅ）　ハルスヲ供給してビットＡＯ〜
Ａ７をランチ４５にラッテする。

ラッチ４５の出力のアドレス・ビットＡＯ−Ａ７はプロ
セッサ１９からきた同時発生のアドレス・ビットＡ８．
Ａ９と組合わせて、該当する初期Ｖ８信号を記憶するＮ
Ｖ　ＲＡＭ　４３の適当なメモリー位置アドレスを形成
する。この時点において、“ロー”書込信号■と”ハイ
”読出信号（７’　ロセッサ１９からの）は夫々ＮＶ　
ＲＡＭ　４３の郭（書込エネーブル〕及びＯＥ　（出カ
ニネーブル）入力に供給される。

パロー″■信号はデータ・ライン１１１の１群の入力デ
ィジタルＶｓ値を夫々アドレス・ビットＡＯ〜Ａ９で示
スＮＶ　ＲＡＭ　４３のメモリー位置アドレスに書込む
ことができるようにする。他方、°゛ノ・イ′″ＲＤ信
号はＮＶ　ＲＡＭ　４３からデータを読出すことを防止
する。従って、プロセッサ１９はサーマル・プリンタ・
ヘッド１１の各素子Ｒ４〜ＲＮに対する初期Ｖ、測定値
又は信号をＮＶ　ＲＡＭ　４３に記憶する。

前述したように、テストされ、測定される素子のｖ８電
圧の振幅はその素子の抵抗値に対応するか又は等しい。

故に、“素子のＶ、測定値”とパ素子の抵抗測定値”の
ことばは同じ意味として以下の説明で相互に互換使用さ
れる。従って、素子Ｒ４〜ＲＮの初期抵抗値がＮＶ　Ｒ
ＡＮし１３に記憶される。

後で説明するように、第６Ａ図はサーマル・プリント・
ヘッド１１の素子Ｒ１〜ＲＮのそれら初期測定の実行に
使用されるソフトウェア・サブルーチンを説明する流れ
図である。素子Ｒ１〜ＲＮの各々のだめの初期■８測定
値又は信号は初期基準値の設定に使用されて、後に続く
対応するｖ８測定値が欠陥サーマル素子を表示するかど
うかを決定する。

この説明において、各サーマル素子Ｒ１〜ＲＮの失敗の
態様はそこを通る各連結的・ぐルス電流によってパ更に
悪くなる“各素子のｆす々に悪くなる過程であるという
ことに注意を要する。第３図に示すように、サーマル素
子の抵抗が増加（又は減少）すると、それに比例して対
応するｖ３値は増加（又は減少）する。従って、素子の
Ｖ測定値は実際上その素子の抵抗値である。

第４図は前もってその素子に１ｘｌＯ６・９ルスを供給
した後に始まる、その素子のプリント・ヘッド動作の数
に対する代表的プリント・ヘッド素子の抵抗又はΔＲ／
Ｒ％ド′ＩＪフトの百分比変化のグラフである。その開
始点では、素子の抵抗は０％の初期測定値から約２．５
係減少しているということがわかる。

ひとたび素子が失敗し始めると、第４図の素子抵抗変化
曲線はプリント・ヘッド１１の各素子Ｒ４〜ＲＮについ
て一様であるから、各素子の抵抗の変化の過程は各素子
の抵抗がその素子の初期基準値から１０％に達するとき
又はちょうどその前までそのプリント・ヘッド１１の寿
命を通して追跡し、゛　第３図のンステムがそれを誘報
し、補修措置をとることができる。

メ　　第３図に戻り、初期Ｎ抵抗素子Ｒ４〜ＲＮが測定
され、それらのディノタル値がＮＶ　ＲＡＭ　４３に記
憶された後、プロセッサ１９からオン／オフ・ライン３
１にオン信号が供給されて電圧レギレータ３３をターン
・オンする。ターンオンしたときに、電圧レギュレータ
３３は入力＋２８Ｖを利用して＋ＶＢライン１３に＋２
０Ｖを発生し１．供給する。この＋２０■はダイオード
３５をバックバイアスにしてｖ８測定を防止する。そこ
で、サーマル・プリント・ヘッド１１が使用されて正常
なプリント動作を行い、サーマル・プリントされるべき
次のラインに関する直列データがシフト・レノスタ１５
に直列に負荷され、ランチ回路１７にラッチされ、アン
ド・ゲートＧ、〜Ｇ９の選ばれだケ９−トをケ８−ト可
能にし、対応するトラン２スタＱ１〜ＱＮをターンオン
する。そのよってして、抵抗素子Ｒ１〜ＲＮは選択的に
作動してシフト・レノスタ１５に前に記憶された直列デ
ータに対応するドツトを熱プリントする。正常なプリン
ト動作を開始した後に、サーマル素子Ｒ１〜ＲＮの抵抗
が周期的に測定され（前だ説明した）、それらに対応す
る初期基準値と比較される。その測定は毎時又は毎日の
ような特定のときに行うことができる。プロセッサ１９
は各その特定のときにオン／オフ・ライン３１にオフ信
号を供給して電圧レギュレータ３３をターンオフし、ダ
イオード３５をホワードノクイアスにしてテスト動作モ
ードを開始する。そこで、プロセッサ１９は前述したも
のと同じ方法で各素子Ｒ４〜ＲＮをテスト又は測定する
ために、直列データ・ライン３６に供給された各直列デ
ータ流の１つのｌ”状態データ・ビットのみを出力する
。それに代替する方法としては、素子Ｒ１に対応するシ
フト・レノスタ１５の位置に負荷された“°ｌ”状態デ
ータ・ビットがレフト・レノスタ１５を通して増加シフ
トされて、サーマル・プリント・ヘッド１１の各素子Ｒ
１〜ＲＮをテスト又はｉｊ４＋１定するようにすること
ができる。

その後に続く素子Ｒ１〜ＲＮの１つの各測定について、
プロセッサ１９からのＣＥＮ　ノｅルスがメ変換器３９
に作用して対応するディソタル■８値を出力しうるよう
にする。そこで、その素子のディノタル値はプロセッサ
１９に読出され、第１のレノスタ２１に記憶される。次
に、ＮＶ　ＲＡＪｖｉ　４３が適当なアドレス・ビット
Ａ　Ｏ−Ａ　９でアクセスされ、“ロー”ＲＤ倍信号可
能化されてその素子のための対応する初期抵抗値を読出
す。そこで、その値はプロセッサ１９の第２のレノスタ
（ｉＢ　Ａ図）２３に負荷される。ＲＯＭ　２５のソフ
トウェア・サブル−チン（第６Ｂ図）が呼出され、測定
されたサーマル素子の現在値がその初期ｆ直から１０係
を超過するかどうかをきめるためにその素子の現在値と
初期値とを比較する。同じ方法で、素子Ｒ１〜ＲＮの各
抵抗が選ばれ、測定され、その初期基準値と比較される
。

〔欠陥素子の修正〕 明らかに、最初、欠陥素子が焼偵したか又は比較で検出
されたときに、プロセッサ１９はどの素子がその初期値
に対して１０係又はそれ以上の抵抗変化を示しているか
を知り、ＲＯＭ　２５のソフトウェア・サブルーチン（
第６Ｄ図）が呼出され、欠陥素子が直列データの隅り合
うキャラクタ位置間のギヤングに置くようにするため、
直列データ流のキャラクタ位置とギャップ位置とを如何
に交換するかてついて処理する。

第５Ａ図及び第５Ｂ図は、夫々素子Ｒ５が欠陥と仮定さ
れた場合に訃ける欠陥素子のソフトウェア・データ・シ
フトを例示した°゛前″シナリオ及び”　後”ンナリオ
を表わす。時に、第５Ａ図は欠陥素子Ｒ３が最初に検出
された時にキャラクタｌ及び２のキャラクタ位置とそれ
ら間のギャップを表わす。第５Ｂ図は、欠陥素子Ｒ３を
補償又は修正するだめに行われる１ラインの直列テ゛−
タ内如おけるキャラクタ位置のソフトウェア制御キャラ
クタ・シフトがあった後のキャラクタ１及び２のキャラ
クタ位置を表わす。

そのような修正を行うために、サーマル・プリント・ヘ
ッド１１は少くとも熱プリントされるキャラクタの幅と
同じかそれ以上の素子を含むことが要求される。第５Ａ
図に示すように、プリント・ヘッド１１の少くとも最後
の１４素子は余分（不イ　　　使用）であるものと仮定
する。勿論、余分な素子はプリント・ヘッド１１の素子
行Ｒ１〜ＲＮに沿ってどこに置いてもよいということは
わかるであろう。例えば、最初の１４話子か又は最初の
７素子と最後の７素子を余分素子として選ぶことができ
る。

１４素子幅キャラクタとキャラクタ間の５素子゛ギヤツ
プとを持つ典型的な３２０素子サーマル・プリント・ヘ
ッド１１においては、例えば、１行に合計１６キヤラク
タをプリントし、始めの１１素子と終りの１０素子を余
分素子とすることもできる。

上記の修正技術は最初の欠陥素子について行うことを保
証するということに注目しよう。その後に続いて検出さ
れた欠陥素子のために修正動作が作用するかどうかは後
に検出された欠陥素子の位置と（又は）　ｆ　ＩＪ　７
１−・ヘッド１１に許された余分の素子の数による。い
ずれにしろ、欠陥素子のすべてがキャラクタ間の１又は
それ以上のギャップに再位置付けされる限り、サーマル
・グリ／りは欠陥素子の数に関係なく動作を継続するこ
とができる。欠陥素子のすべてがキャラクタ間のギャッ
プに再配置することができなくなるとすぐ、プロセッサ
１９はオン／オフ・ライン３１にオフ信号を供給して電
圧レギーレータ３３をターンオフし、プリント・ヘッド
１１をターンオフして、その欠陥プリント・ヘッド１１
によるその後のプリントを防止する。はとんどの状況下
において、サーマル−プリンタのオ硬レータは不必要且
つ高価なダウンタイムを避けるだめに欠陥素子が検出さ
れるとすぐ欠陥サーマル・プリント・ヘッド１１を変換
することが最も有益なことである。とにかく、第３図の
システムは最初の欠陥素子が検出された後にプリント・
ヘッド１１の継続的使用を可能にし、便利な非ピーク時
間中に欠陥プリント・ヘッド１１を交換させるだけの十
分り時間を提供することができる。

素子Ｒ１〜ＲＮの初期基鵡値の設定の他の方法としては
、すべての素子Ｒ１〜ＲＮのために１つの所定の、例え
ば、最大抵抗値を使用するようにすることができる。そ
の所定の最大値はＲＯＭ　２５　（第３Ａ図）のソフト
ウェア・サブルーチン（第６ｃ図）に書込むことができ
る。そこで、最初の抵抗２１（第３Ａ図）の各要素の測
定値はその最大値と比較される。素子の測定値が所定の
最大値を越えたときはいつでも検出され、データ・／フ
トが行われる（第６Ｄ図、第６Ｅ図）。　　・第３図の
システムの動作に包含されているステッグバイステッグ
・シーケンスのより詳細な説明のために第６Ａ図乃至第
６Ｅ図のサブルーチンを参照する。これらサブルーチン
は第３図のシステムの動作の「欠陥素子のための素子テ
スト及び修正」フェーズに含まれている基本的演算工程
を表わす。前に示したように、これら演算工程はＲＯＭ
２５に含まれているソフトウェア・プログラムの実行中
、プロセッサ１９によって制御される。第６Ａ図乃至第
６Ｅ図の各サブルーチンのだめに、システムの動作は主
プログラムの実行からそのサブルーチンに移り、そのサ
ブルーチン完了後に再び主プログラムに戻ル。

第６Ａ図は素子Ｒ４〜ＲＮのサーマル・プリント・ヘッ
ド（ＴＰＨ）の初期抵抗測定用サブルーチンを表わす。

このサブルーチンの最初の工程はフ０ロセッサ１９のル
ックアップ・テーブル・ポインタ３４（第３Ａ図）を初
期設定することである。この説明のプロセッサ１９は典
型的にインテル８０５１マイクロプロセツサである。こ
の工程は単にプロセッサ１９からのアドレス・ビス）Ａ
Ｏ−第９を素子Ｒ１の初期基準値が記憶されるＮＶ　Ｒ
ＡＭ　＝１３の所定の最初のアドレス位置にセットする
工程である。

最初に、シフト・レジスター５のサーマル・プリント・
ヘッド素子の位置Ｒ４〜ＲＮのすべてが０”状態にセッ
トされる。次に、最初のサーマル・プリント・ヘッド素
子の位置Ｒ４がシフト・レジスタ１５に１つの°゛１″
状態ビットをクロックすることによって選ばれる。

次に、初期ｖｓ測定値か又はめ変換器３９の出力におい
て、素子Ｒ１のだめの値を発生することによってＲ１の
ＴＰＨ素子抵抗を測定する。このＲ１の初期値はアドレ
ス・ビットＡＯ−Ａ９によって示されたアドレスのＮＶ
　ｒｔＡＭ　４３に記憶又は書込まれる。

次に、サブルーチンはプリント・ヘッド１１の典型的な
３２０素子のすべての初期値が処理されたかどうか確認
する。（７°リント・ヘクト１１は３２０素子に制限さ
れず、特定のプリント・ヘッドを使用することによって
、いかなる希望する数の素子を含めるようにすることも
できる。最初、素子Ｒ１の抵抗を測定しただけであるか
ら、サブルーチンはルックアップ・テーブルのポインタ
３４（第３Ａ図）をＮＶ　ＲＡＭ　４３のだめの次のア
ドレスに増力］し、次のＴＰＨ素子（Ｒ２）を選択し、
次の素子（Ｒ２）のＴＰＨ素子抵抗を測定し、ＮＶ　Ｒ
ＡＭ　４３に次の素子（Ｒ２）の初期値を記憶し、３２
０素子全部が初期的に測定されたかどうか確認するルー
プに入る。

この時点でオ（ンーションは再び主プログラムに戻る。

第６Ｂ図は、欠陥素子を検出するために、各ＴＰＩ（素
子Ｒ４〜ＲＮの抵抗の現在測定値と対応する素子の初期
抵抗値とを比較するサブルーチンを示す。

このサブルーチンの最初の工程はプロセッサ１９のルッ
クアップ・テーブル・ポインタ３４（第３Ａ図）を素子
Ｒ１の初期基準値を記憶しているＶＲＡＭ　４３のアド
レス位置に初期設定することである。

次に、最初のＴＰＦＩ素子Ｒ１が選ばれる。そこで、そ
の選ばれたＴＰＨ素子の抵抗はＡ／１）変換器３９の出
力においてその素子の現ディノタルｖ８値を発生するこ
とによって測定される。

この素子（Ｒ４）の現抵抗値に対応する素子（Ｒ４）の
だめの現ディノタルＶｓ値はＶＤ変換器３９から出力さ
れて第１のレジスタ２１に記憶される。ルックアンプ・
テーブル・アドレスを使用して対応する素子（Ｒ４）の
初期抵抗値がＮＶ　ＲＡＭ　４３から読出され、第２の
レジスタ２３に記憶される。

サブルーチンは第１のレジスタ２１に記憶されている現
抵抗値が第２のレジスタ２３に記憶されている初期抵抗
値を１０％以上超過しているかを決定するだめのソフト
ウェア比較を実行することてよって、その素子の現抵抗
値又は測定値が許容しうるものであるかどうかを決定す
る。

その素子の抵抗値が初期値の１０％を越えていなかった
場合には、その素子は使用可能であり、サブルーチンは
プリント・ヘッド１１の３２０素子全部が対応する初期
抵抗値の１０％を越えているかどうかをチェックしたか
を確認する。

３２０素子全部がチェックされると、サブルーチンはル
ックアップ・テーブル・ポインタ３４（第３Ａ図）をＮ
Ｖ　ＲＡＭ　４３のだめの次のアドレスに増加し、次の
ＴＰＨ素子を選択し、そのＴＰＩ（素子の現抵抗を測定
し、そのＴＰＨ素子の現抵抗値を第１のレジスタ２１に
記憶し、ＮＶ　ＲＡＭ　４３から対応する素子の初期値
を読出し、初期値を第２のレジスタ２３に記憶し、その
素子の現抵抗値が初期値を１０係以上越えているかを確
認するループに入る。その素子の抵抗が１０％以上増加
しておらず、まだ３２０素子すべてのチェックが終って
いないと、サブルーチンは３２０素子全部がチェックさ
れるまでそのループを続行する。３２０素子全部がチェ
ックされた後に、サブルーチンは主プログラムに戻る。

素子の現抵抗値がその素子の初期値よ＃）１０％以上多
いと、サブルーチンは上記のループから分岐して、プロ
セッサ１９のＲＡＭ　２７の失敗テープル（図に示して
いない）のために割当てられたスに一スの該当する１つ
に欠陥素子のメモリー位置アドレス又はルックアップ・
テーブルのポインタ値を記憶する。そこで、素子失敗フ
ラグ（ビット）がセットされ、欠陥素子が検出されたと
いうことヲＲＯＭ　２５　（第３　Ａ図）の主プログラ
ムに表示する。

素子失敗フラグがセットされた後、３２０素子全部がチ
ェックされたかどうを確認するために、サブルーチンは
再び上記ループに入る。３２０素子全部のチェックが終
了していないと、サブルーチンはループを続行する。３
２０素子全部をチェックすると、プログラムはサブルー
チンかう主プログラムに戻る。

第６Ｃ図は各ＴＰＨ素子Ｒ４〜ＲＮの現抵抗値と所定の
最大値とを比較して欠陥素子を検出するサブ、ｄ　　　
ルーチンを表わす。

第６Ｃ図のサブルーチンは欠陥素子を検出するだめの第
６Ａ図及び第６Ｂ図の結合サブルーチンとは異なるとい
うことに注目するべきである。

第６Ａ図のサブルーチンは素子Ｒ４〜ＲＮのための初期
値を決定し、ｉ５Ｂ図の・サブルーチンは素子Ｒ４〜Ｒ
Ｎのいずれか抵抗が対応する素子の初期抵抗値から１０
％以上変化しているかどうかを確認することによって欠
陥素子を検出することを基本とする。対応する初期抵抗
値の１０％以上の抵抗変化は欠陥素子の検出を表示する
。

他方、第６Ｃ図のサブルーチンは素子Ｒ４〜ＲＮのいず
れかの抵抗が共通な所定の最大抵抗値より大であるかど
うかを確認することによって欠陥素子を検出することを
基本とする。この第２の場合、素子の抵抗が所定の抵抗
値より大きく々っだときに、その素子は欠陥と認定され
る。

第１と第２の場合は互いに排他的であり、第６Ａ図及び
第６Ｂ図のサブルーチンが使用されるか、又は第６Ｃ図
のサブルーチンが使用され、両方のサブルーチンが一緒
には使用されない。

第６Ｃ図のサブルーチ／の最初の工程はプロセッサ１９
のルックアップ・テーブル・ポインタ３４を初期設定し
て最初の素子（Ｒ４）の位置を選択することである。そ
こで、最初のＴＰＨ素子（Ｒ４）が選ばれる。次に、い
変換器３９の出力におけるその素子の現ディジタルｖｓ
値を発生することだよって選ばれたＴＰＨ素子（Ｒ１）
の抵抗を測定する。

その素子（Ｒ４）の現抵抗値に対応するその素子（Ｒ４
）の現ディジタルＶ８値を第１のレジスタ２１に記憶す
る。次に、その素子（Ｒ４）の第１のレジスタ２１に記
憶された現在値が所定の最大抵抗値に対応する所定の最
大ディノタル値より大きいかどうかを確認するサブルー
チンによるン７トウェア比較を実行する。

第１のレジスタ２１に記憶されている値が所定の最大値
よシ大きくない場合、サブルーチンは全素子だついて欠
陥素子を検査するために、プリント・ヘッド１１の３２
０素子全部が所定の最大値に対して個々にチェックされ
たかどうか確認する。

まだ、３２０素子全部がチェックされていない場合、サ
ブルーチンはルックアップ・テーブル・ポインタ３４を
増加し、次のＴＨＰ素子を選択し、ＴＰＨ素子の現抵抗
値を測定し、そのＴＰＨ素子の現抵抗値を第１のレジス
タ２１に記憶し、その素子の現抵抗値が所定の最大値よ
り大きいかどうか確認するループに入る。その素子の現
抵抗値が所定の最大値を越えていなく、３２０素子全部
がチェックされ終っていない場合、サブルーチンは３２
０素子全部がチェックされ終るまでそのループをｉ行す
る。３２０素子全部のチェックが終った後尾、サブルー
チンは主プログラムに戻る。

素子の現抵抗値が所定の最大値より大きい場合、サブル
ーチンは上記ループから分岐され、ＲＡＭ２７の失敗テ
ーブルのために割当てられたス被−スの対応する１つに
ルックアップ・テーブル・ポインタ値又は欠陥素子のメ
モリー位置アドレスを記憶する。そこで、素子失敗フラ
グ（ビット）がセットされて、欠陥素子が検出されたと
いうことをプロセッサ１９のＲＯＭ　２５　（第３Ａ図
）の主プログラムに表示する。

素子失敗フラグをセントした後、サブルーチンは３２０
素子全部をチェックしたかどうか確認するだめに再び上
記のループに入る。まだ、３２０素子全部がチェックさ
れ終っていない場合、サブルーチンはそれが終るまでそ
れを続行する。３２０素子のチェックが全部終ったとき
に、プログラムはサブルーチンから主プログラムに戻る
。

第６Ｄ図は、第６Ａ図及び第６Ｂ図の結合サブルーチン
か又は第６Ｃ図のサブルーチンによって前もって検出さ
れた欠陥ＴＰＨ素子についていかに位置的に補正するか
を決定するサブルーチンを表わす。

第６Ｄ図のサブルーチンの説明に入る前に、少し次のこ
とを説明する。

今説明中のプリント・ヘッドは典型的な３２０素子プリ
ント・ヘッド１１であり、各キャラクタは最大１４ドツ
ト幅であり、隣シ合うキャラクタ間の不使用ギャップは
５ドントであるということを思い出そう。そのようなパ
ラメータにより、この−典型的なグリ７ト°−・ド冊で
最大１６キヤラクタをプリントすることができる。この
１６キヤラクタに亘り、プリント・ヘッド１１の２１素
子が余分又は不使用である。この余分素子の数はこの発
明の修正に使用することができる典型的グリッド・ヘッ
ド１１の少くとも１４余分素子を必要とするということ
に合致する。

ＲＯＭ　２５のソフトウェア・プログラムはプリント・
ヘッド１１の左側（ＬＨ８）の１１素子Ｒ１〜Ｒ１゜と
右側（ＲＨ８）の１０素子Ｒ３１，〜Ｒ３□。は余分素
子であるというようにプロセッサ１９からの直列キャラ
クタ・データの初期ホーマットをセットするものと仮定
する。

以上説明したように、最初キャラクタ幅に固定された１
６キヤラクタの位置と共に、隣り合うキャラクタ間のギ
ャップ及び余分素子のセントなどによシ、キャラクタに
おける欠陥素子の余分位置を容易に決定することができ
る。例えば、素子Ｒ４２が欠陥となった場合、第３図の
システムは、素子Ｒ１〜Ｒ１１は余分又は不使用素子と
して最初に設定され、素子Ｒ１２〜”２５は最初キャラ
クタｌに割当てられ、素子Ｒ２６〜Ｒ３ｏはキャラクタ
ｌ及び２間のギャップにおける不使用素子であり、素子
Ｒ３１〜Ｒ４４は最初キャラクタ２に割当てられ、以下
同様に設定されるということを知るであろう。

放て、システムは、又欠陥素子４２はキャラクタ２の第
１２番目の素子であるということを知るであろう。

第６Ｄ図に挿入された５１に示すようだ、１４ドツト幅
キャラクタに割当てられた最初の７素子はそのキャラク
タの左側（Ｌ）ＩＳ）にあり、そのキャラクタだ割当て
られた残りの７素子はそのキャラクタの右側（ＲＨ８）
にあるということがわかる。

ＬＨ８の欠陥素子は正←）エラーで指定し、矢印５３で
示すように、そのキャラクタのＬＨ８から欠陥素子の位
置の数だけその直列データの右シフトを必要として、隣
り合うキャラクタ間のギャップにその欠陥素子を有効に
入れるようにする。同様にして、ＲＨ３の欠陥素子が負
（→エラーを指定すると、矢印５５で示すように、その
キャラクタのＲＨ８から欠陥素子の位置の数だけ直列デ
ータの左シフトを必要として、隣り合うキャラクタ間の
ギャップに欠陥素子が有効に入るようにする。

最初、第６Ｄ図のサブルーチンは素子失敗フラグをチェ
ックすることによって、ルックアップ・テーブル・ポイ
ンタ値がＲＡＭ　２７の失敗テーブル（図に示していな
い）に書込まれたかどうかを確認する。素子失敗フラグ
がセットされていないと、サブルーチンは主プログラム
に戻る。それは素子失敗がないと、グリッド・ヘッド１
１の素子すべてが良好であり、位置を補正するべき欠陥
ＴＰＩ（素子がないということである。

素子失敗フラグがセットされていると、ＲＡＭ　２７の
失敗テーブルにあるメモリー位置アドレスが既に書込ま
れている。それは、今、欠陥素子がキャラクタのどこで
あるかを正確に知る必要がある。

その仕事を行うために、サブルーチンは欠陥素子がキャ
ラクタのＬＨ３に発生したかどうかを確認する。どのよ
うにしてそれを行うかは既に説明した。

欠陥素子がキャラクタのＬＨ３に発生していると、サブ
ルーチンはキャラクタのＬＨ８からの欠陥素子の位置の
数を確認する。ＬＨ８からの位置の数はサブルーチンが
主プログラムに戻る前にプロセッサ１９のＲＡＭ　２７
の割当られた位置に記憶されている十エラー位置の値で
ある。

欠陥素子がキャラクタのＲＨＳに発生していると、サブ
ルーチンはキャラクタのＲＨＳから欠陥素子の位置の数
を確認する。この場合、ＲＨＳからの位置の数はサブル
ーチンが主プログラムに戻る前にＲＡＭ　２７の割当ら
れた位置に記憶されている一エラー位置の値である。

第６Ｅ図は欠陥ＴＰＨ素子の位置を補正するだめのサブ
ルーチンを表示する。

このサブルーチンの最初の工程はプロセッサ１９とシフ
ト・レノスタ１５との間の直列データ・ライン３８を″
０＃状態又はバイナリ″０”の値にセットすることであ
る。次に、１０個のバイナリ゛０”がシフト・レノスタ
１５に順次クロックインされる。その後、１行の１６キ
ヤラクタ情報又は直列データの２９９ビットが直列デー
タ・ライン３８−　　　に供給されてシフト・レノスタ
１５に順次クロックインされる。この直列データのクロ
ックインは最初の１０バイナリ″０”ビットを更に２９
９クロック位置だけシフト・レノスタ１５を通してシフ
トすることになる。直列データ・ライン３８は再び０”
状態又はバイナリ゛Ｏ″′の・値にセットされる。

そこでサブルーチンは主プログラムに戻る前に、ＲＡＭ
　２７　（第３Ａ図）て記憶されている（ト）又は（−
）エラー位置と１１の算術和に等しいパイナＩＪ　−１
０″群をシフト・レノスタ１５にクロックインする。

第６Ｅ図のサブルーチンの後者のバイナリ゛０″′クロ
ツクイノ工程を説明するために、前述のような素子Ｒ４
゜が欠陥であると仮定する。第６Ｄ図のサブルーチンは
、欠陥素子Ｒ４□はキャラクタ２の第１２番目の素子で
あるということ、キャラクタ２のＲＨＳにあること、キ
ャラクタ２のＲＨＳから第３位置にあること、故に−３
エラー位置の値を持つということを既に確認した。この
−３工ラー位置の値はＲＡＭ　２７に記憶されている。

故に、この後者のバイナリ”０”クロンフィン工程では
（第６Ｅ図のサブルーチン）、サブルーチンは１１＋（
−３）又は８個のバイナリ“Ｏ＃をシフト・レノスタ１
５に更にクロックインする。

この典型的な欠陥素子Ｒ４２のために修正又は位置の補
正をするためにデータシフトをした結果、今、素子Ｒ１
〜Ｒ８は余分な不使用素子となり、素子Ｒ９〜Ｒ３０７
はサーマル・プリントされるべき１６キヤラクタ幅デー
タ情報に割当てられ、欠陥素子Ｒ４２はキャラクタｌ及
び２間のギヤラグにあり、素子Ｒ３Ｇ３〜Ｒ３□。は余
分な不使用素子となった。

欠陥素子が直列データの隣り合うキャラクタ間にあるこ
とが検出された場合、第６Ｄ図のサブルーチンに示すよ
うに、その欠陥素子のためのＲＡＭ２７のエラー位置に
は０”が記憶されているため、プロセッサ１９のソフト
ウェア・プログラムは直列データの再配置又はシフト動
作を行わない。すなわち、そのようなｌｌ０Ｆ＋工ラー
位ｆｉはｍ６Ｅ図のサブルーチンに示すように、直列デ
ータの再配置又はシフト動作を生じさせない。

以上説明したように、この発明はサーマル・プリンタの
欠陥サーマル素子を自動検出し、少くとも１つの欠陥素
子を自動修正するシステム及び方法を提供した。

以上、この発明の詳細な説明したが、この発明の範囲で
多くの変化変更が可能である。

【図面の簡単な説明】

第１図は先行技術又は従来のサーマル・ライン・プリン
タのブロック図、 第２図は常に共同するサーマル・プリント・ヘッド素子
１〜１４を使用する従来のサーマル・ライン・プリンタ
における１４ドツト幅の最初のキャラクタのための典型
的なキャラクタ列配置を例示する図、 第３図はこの発明のサーマル・ライン・プリンタの好ま
しい実施例のブロック図、 第３Ａ図は第３図のプロセッサのブロック図、　゛第４
図はプリント・ヘッド素子の動作の数に対する代表的プ
リント・ヘッド素子抵抗（ΔＲ／Ｒ％ドリフト）の百分
比変化を例示する図、第５Ａ図は欠陥素子Ｒ３が最初検
出された時点に訃けるキャラクタｌ及び２のキャラクタ
位置を示す図、 第５Ｂ図は欠陥素子Ｒ３を補鎖するために１ラインの直
列データ内のキャラクタ位置をソフトウェア制御シフト
した後のキャラクタ１及び２のキャラクタ位置を示す図
、 第６Ａ乃至第６Ｅ図は第３図のサーマル・ライン・プリ
ンタの好ましい実施例の動作の説明だ有益な流れ図を例
示する図である。 図中、１１・・・サーマル・プリント・ヘッド、Ｑ、〜
ＱＮ・トランジスタ、Ｇ＋〜ＧＮ・・・アンド・ケ０−
ト、１５・・・シフト・レノスタ、１７・・・ラッチ回
路、１９・・・プロセッサ、２５・・・ＲＯＭ、２９・
・・ＡＬＵ　。 ３３・・・電圧レギーレータ、３６・・・ホード・バッ
ファ、３９・・・Ａ／ｌ）変換器、４３・・・ＲＡＭ、
４５・・・アドレス・ランチ。 イ　　　　出顯代理人　　斉　藤　　　勲ＦＩＧ、　１ ＦＩＧ、６Ｅ

Claims (15)

【特許請求の範囲】
1. （１）サーマル素子のリニア・アレイを含むサーマル・
   プリンタにおいて、 第１の動作モード中、前記サーマル素子と選択的に共同
   する予め選ばれた数のキャラクタ位置を有する直列キャ
   ラクタ・データを発生し、第２の動作モード中、直列テ
   スト・データを発生する手段と、 前記直列テスト・データに選択的に応答して前記サーマ
   ル素子に接続され、各第２の動作モード中各前記サーマ
   ル素子に対し対応するテスト信号を発生する手段と、 対応する所定の基準値に対し各前記サーマル素子に対す
   る各テスト信号を選択的に比較して第２の動作モード中
   欠陥サーマル素子を検出したときに対応する失敗信号を
   発生する手段とから成るサーマル・プリンタ装置。
2. （２）欠陥サーマル素子に対する失敗信号に応答して前
   記データ発生手段に対し前記欠陥素子を隣接キャラクタ
   位置間に置くよう前記サーマル素子と共同するキャラク
   タ位置を変更させる手段を含む特許請求の範囲第１項記
   載の装置。
3. （３）初期の第２の動作モード中前記データ発生手段か
   ら前記サーマル素子のために夫々発生し該サーマル素子
   のための前記対応する所定の基準値である初期テスト信
   号を記憶する手段を含む特許請求の範囲第１項記載の装
   置。
4. （４）前記記憶する手段は不揮発性メモリーである特許
   請求の範囲第３項記載の装置。
5. （５）前記比較手段は前記所定の基準値として所定の固
   定値を利用し各前記サーマル素子の各テスト信号に対し
   て比較するようにした特許請求の範囲第１項記載の装置
   。
6. （６）前記信号発生手段は前記第２の動作モード中前記
   サーマル素子のプリントを防止するため前記サーマル素
   子から第１の電圧を除去する手段と、前記直列テスト・
   データ及び前記第１のデータに応答してテストのために
   選ばれた前記サーマル素子の抵抗に対応する第２の電圧
   を出力する分圧を出力する分圧手段と、 前記第２の電圧をテストのために選ばれた前記サーマル
   素子に対するテスト信号に変換する手段とを含む特許請
   求の範囲第１項記載の装置。
7. （７）サーマル素子のリニヤ・アレイを含むサーマル・
   プリンタ装置において、 第１の動作モード中前記サーマル素子と選択的に共同す
   る予め選ばれた数のキャラクタ位置を有する直列キャラ
   クタ・データを発生し、第２の動作モード中制御信号及
   びテスト・データを発生する処理手段と、 第１の動作モード中前記直列キャラクタ・データに応答
   して前記サーマル素子に対し前記直列キャラクタ・デー
   タに対応する信号を選択的に供給し、第２の動作モード
   中前記サーマル素子に対し前記テスト・データに対応す
   る信号を選択的に供給する手段と、 前記制御信号の不在に応答して前記直列キャラクタ・デ
   ータに従い前記サーマル素子を選択的に付勢可能にし、
   前記制御信号の存在に応答して各第２の動作モード中前
   記サーマル素子を選択的に測定可能にする手段と、 各第２の動作モード中前記サーマル素子に接続され前記
   各サーマル素子のために対応するテスト信号を発生する
   手段と、 欠陥サーマル素子を検出したときに該当する失敗信号を
   発生するために各前記サーマル素子のための各テスト信
   号を対応する所定の基準値に対して選択的に比較する前
   記処理手段にある比較手段と、 前記欠陥サーマル素子に対する前記失敗信号に応答して
   前記欠陥サーマル素子を直列キャラクタ・データの変更
   したキャラクタ位置の間に置くように直列キャラクタ・
   データのキャラクタ位置を変更するプログラム手段とを
   含むサーマル・プリンタ装置。
8. （８）前記対応する所定の基準値は各前記サーマル素子
   のために発生した初期テスト信号であり、前記比較手段
   は前記サーマル素子の初期テスト信号と前記サーマル素
   子の対応するその後のテスト信号とを選択的に比較して
   欠陥サーマル素子に対する前記その後のテスト信号の１
   つが予め選ばれた量だけ前記欠陥サーマル素子に対する
   初期テスト信号の振幅を越えたときに前記欠陥サーマル
   素子の失敗信号を発生する特許請求の範囲第７項記載の
   装置。
9. （９）前記対応する所定の基準値は所定の固定値であり
   、 前記比較手段は各前記サーマル素子の各テスト値と前記
   所定の固定値とを選択的に比較して前記欠陥サーマル素
   子に対するその後のテスト信号の１つが所定の固定値の
   振幅を越えたときに前記欠陥サーマル素子の失敗信号を
   発生するようにした特許請求の範囲第７項記載の装置。
10. （１０）サーマル素子のリニヤ・アレイと前記サーマル
    素子に対するキャラクタ位置を有する記憶回路とを含む
    サーマル・プリンタ・システムにおいて、 各テスト・シーケンス中各前記サーマル素子のために対
    応する初期基準信号と該当するテスト信号とを選択的に
    発生する手段と、 各前記サーマル素子のための各テスト信号及び対応する
    初期基準信号に応答して欠陥サーマル素子を検出したと
    きに対応する第１の信号を発生する手段と、 前記欠陥サーマル素子に対する前記第１の信号に応答し
    て前記欠隔サーマル素子をキャラクタ位置の間に置くよ
    うに前記サーマル素子のキャラクタ位置を変更する手段
    とを含むサーマル・プリンタ・システム。
11. （１１）キャラクタ・データの０及び１状態ビットを直
    列に記憶する複数の記憶回路と、複数のヒータ素子と、
    共通ストローブ・パルスと前記複数の記憶回路からの各
    １状態ビットとによって選択的に可能化され前記サーマ
    ル・プリント・ヘッドの複数のヒータ素子を実行動作モ
    ード中選択的に熱プリントしうるようにした複数の回路
    とを有するサーマル・プリンタ・システムにおいて、前
    記システムは少くとも１つの欠陥ヒータ素子を自動的に
    検出し補償する装置を含み、前記装置は、実行動作モー
    ド中予め選ばれた数の０状態ビットによって分離された
    キャラクタ・データ・ビット群から成る直列データを発
    生し、テスト動作モード中制御信号と前記複数の記憶回
    路を通して直列にシフトする１状態のテスト・ビットと
    を発生するプロセッサ手段と、 初期テスト動作モード中初期の１状態ビットが前記複数
    の記憶回路を通してシフトされるとき前記制御信号の発
    生に応答して各前記複数のヒータ素子に対する初期テス
    ト信号を発生して前記プロセッサ手段に記憶し、各その
    後のテスト動作モード中対応するその後のテスト・ビッ
    トが前記複数の記憶回路を通してシフトされるとき各そ
    の後の制御信号に応答して各前記複数のヒータ素子に対
    するその後のテスト信号を発生するようにした第１の手
    段とを含み、 前記プロセッサ手段は前記テスト信号を受信し、前記ヒ
    ータ素子の１つに対するその後のテスト信号が予め選ば
    れた量だけ前記ヒータ素子の前記１つに対応する初期テ
    スト信号から外れているときに失敗信号を発生する第２
    の手段と、前記失敗信号に応答して動作モード中前記ヒ
    ータ素子の前記１つがその後のサーマル・プリントに使
    用されないよう前記直列データを再配置する第３の手段
    を含むようにしたサーマル・プリンタ・システム。
12. （１２）サーマル・プリンタのサーマル素子リニヤ・ア
    レイの欠陥サーマル素子を自動検出する方法であって、 各サーマル素子に対する基準信号を決定し、各サーマル
    素子に対する基準信号を記憶し、各テスト動作モード・
    シーケンス中各サーマル素子についてテスト信号を測定
    し、 各サーマル素子に対する各テスト信号を各テスト動作モ
    ード中対応する基準信号と比較し、前記比較工程中欠陥
    サーマル素子に対するテスト信号がそのサーマル素子に
    対応する基準信号から予め選ばれた量だけ外れていると
    きに欠陥サーマル素子を検出する各工程を含む欠陥サー
    マル素子の自動検出方法。
13. （１３）通常のサーマル・プリント動作中検出された欠
    陥サーマル素子を使用しないよう通常のサーマル・プリ
    ント動作中プリントされるべき直列データ・ビット保有
    データの位置を変更する工程を含む特許請求の範囲第１
    ２項記載の方法。
14. （１４）前記決定する工程は初期テスト動作モード中各
    サーマル素子に対する基準信号を決定するために各サー
    マル素子に対する初期テスト信号を測定する工程を含む
    特許請求の範囲第１２項記載の方法。
15. （１５）前記決定工程は各サーマル素子に対する基準信
    号として共通に使用される所定の固定値を選ぶ工程を含
    む特許請求の範囲第１２項記載の方法。