JPS6156518A - アナログ信号出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は複数の端子間の配線を変更することにより、出
力電圧が正および負の所定値の間で変化する両極性モー
ドと出力電圧が零から正の所定値の間で変化する単極性
モードのいずれかによって作動し、両極性モードの場合
には入力データの最上位ビットの信号状態によって出力
信号の正負が反転するＤＡ変換器を備え、演算処理部か
ら出力されるデジタル信号をランチ回路を介して前記Ｄ
Ａ変換機に供給するようにしたアナログ信号出力回路に
関するものである。

〈従来の技術〉 一般のアナログ信号出力回路においては、演算処理部か
ら出力されるデジタル信号をランチ回路を介してＤＡ変
換器に供給し、このＤＡ変換器によってデジタル信号を
アナログ信号に変換して出力するようにしている。

そして、このようなアナログ信号出力回路においては、
演算処理部の運転開始時にラッチ回路を初期リセットし
て論理的にオール零の信号をＤＡ変換器に出力すること
により、運転開始時に誤った指令電圧がＤＡ変換器から
出力されることを防止している。

また、同一の装置で、正および負の所定値の間で変化す
るアナログ電圧を出力したり、零ボルトから正の所定値
の間で変化するアナログ電圧を出力する場合には、複数
の端子間における配線を変更することによって、正およ
び負の所定値の間で出力電圧を変化できる両極性モード
と零ボルトから正の所定値の間で出力電圧を変化できる
単極性モードの両方のモードで動作可能なりＡ変換器を
用いることが行われている。

〈発明が解決しようとする問題点〉 しかしながら、両極性モードと単極性モードの両方で作
動可能なりＡ変換器を両極性モードで使用した場合、演
算処理部の動作開始時にランチ回路が初期リセットされ
、ＤＡ変換器に論理的にオール零の信号が供給されると
、第２図に示す入出力特性グラフからも明らかなように
ＤＡ変換器から負の最大値に応じた信号が出力され、ア
ナログ回路を誤動作させる問題があった。

く問題点を解決するための手段〉 本発明は、前記ラッチ回路が初期リセット状態にあると
き出力される論理的に零を表す複数ビットの出力信号の
内、最上位ビー／　）を除く下位ビットの出力信号を前
記ＤＡ変換器の入力端子に直接供給するとともに、最上
位ビットについては、初期リセット状態において下位ビ
ットと同一の論理状態の信号とこれを反転した信号とを
電気ラッチ回路の最上位ビット出力から導出するように
構成し、前記ＤＡ変換器を両極性モードで作動させる場
合には反転した信号を前記ＤＡ変換器の最上位ビット入
力に供給し、前記ＤＡ変換器を単極性モードで使用する
場合には、下位ビットと同一極性の信号を前記ＤＡ変換
器の最上位ピント入力に供給する信号選択供給部を設け
たことを特徴とするものである。

く作用〉 ＤＡ変換器を単極性モードで作動させる場合には、初期
リセット状態において下位ビットと同一の論理的に零の
信号がＤＡ変換器の最上位ビット入力に供給されるよう
に信号供給部の状態を設定し、ＤＡ変換器を両極性モー
ドで作動させる場合には、初期リセット状態において下
位ビットと異なる論理的に１を表す信号をＤＡ変換器の
最上位ビット入力に供給するように前記信号選択供給部
の状態を設定する。

これにより、ＤＡ変換器を両極性モードと単極性モード
のいずれのモードで作動させる場合でも、演算処理部の
運転開始時においては、ＤＡ変換器の出力信号が零ボル
トとなる。

〈実施例〉 以下本発明の実施例を図面に基づいて説明する。

第１図において１０はランチ回路、１１はＤＡ変換器、
１２は初期リセット信号発生回路を示し、前記ランチ回
路ＩＯの複数の入力端子は演算処理部からデジタル信号
の供給される回路のデータバスラインに接続されている
。

このランチ回路１０は各ビットのそれぞれに対応して反
転出力Ｑと非反転出力Ｑが設けられており、最上位ビッ
トを除く複数の下位ビットについては、反転出力端子Ｑ
がＤＡ変換器１１の最上位ビットを除く複数の入力端子
に接続されている。

一方、ラッチ回路ｌＯの最上位ビットに対応する出力社
ついては非反転出力端子Ｑと反転出力端子Ｑが信号選択
供給部１３の接続端子Ｃ１と０２にそれぞれ接続されて
いる。

そして、前記接続端子Ｃ１およびＣ２とジャンパ線ＪＬ
、Ｊ２を介して選択的に接続される信号選択供給部１３
内の接続端子Ｃ３がＤＡ変換器１１の最上位ビット入力
端子に接続されている。

また、ラッチ回路１０のロード端子ＬＤには演算処理部
から出力されるランチ信号ＬＳが供給されるようになっ
ておりクリア端子ＣＬにはリセット信号発生回路１２か
ら出力される初期リセット信号ＩＲ３が供給されるよう
になっている。そして、ラッチ回路１０はロード端子Ｌ
Ｄにランチ信号ＬＳが供給されると、入力端子に供給さ
れたデジタル信号を内部にラッチし、このラッチした信
号に応じた出力を出力端子に供給する。また、クリア端
子ＣＬに初期リセット信号ＩＲ３が供給された場合には
、内部記憶をリセットし、これにより各ビットに対応し
た非反転出力Ｑはローの状態となり、反転出力端子Ｑは
ハイの状態となる。

一方、ＤＡ変換器１１は信号端子Ｔ１７〜Ｔ２１間にお
ける配線接続を換えることにより信号端子１５より出力
されるアナログ電圧Ｖｏが、第２図に実線で示すように
一１０Ｖから＋ＩＯＶまでの間で変化する両極性モード
と、第２図に破線で示すように出力電圧ＶｏがＯＶから
＋ＩＯＶまで変化する単極性モードとのいずれかによっ
て作動できるものであり、本実施例ではベックマン社の
７５８０が使用されている。このＤＡ変換器の信号端子
Ｔ１８とＴ１９はそれぞれ接続端子Ｃ４゜Ｃ５に接続さ
れており、ジャンパ線Ｊ３．Ｊ４によってこれらの接続
端子Ｃ４，Ｃ５とそれぞれ接続される接続端子Ｃ６，Ｃ
７はアナログ信号が出力される信号端子Ｔ１５に接続さ
れている。また、信号端子１７は接続端子Ｃ８，Ｃ９に
接続され、ジャンパ線Ｊ５．Ｊ６を介してこの接続端子
Ｃ８゜Ｃ９と接続される接続端子Ｃ１０，Ｃ１１はそれ
ぞれ信号端子２１．２０に接続されている。

そして、ジャンパ線Ｊ３によって接続端子Ｃ４゜Ｃ６と
の間を接続し、ジャンパ線Ｊ６によって接続端子Ｃ９，
Ｃ１１間を接続すると、ＤＡ変換器が単極性モードで作
動し、ジャンパ線Ｊ４によって接続端子Ｃ５，Ｃ７間を
接続し、ジャンパ線Ｊ５によりて接続端子Ｃ８，Ｃ１０
間を接続すると、ＤＡ変換器１１赤両極性モードで作動
する。

ＤＡ変換器１１のデータ入力端子は反転入力となってお
り、入力端子の信号レベルがハイの時に論理信号が零と
判断し、入力信号がローの時論理ｆ≦号が１であると判
断する。したがって、第２図の入出力特性のグラフから
も明らかなように、ＤＡ変換器１１が両極性モードで作
動している場合には、ＤＡ変換器の入力端子の内置上位
ビットの入力端子のみをローとし、他の下位ビットはハ
イの状態とすることによって、ＤＡ変換器１１の出°力
電圧を０■にすることができ、ＤＡ変換器１１が単極性
モードで作動している場合には、ＤＡ変換器１１の全て
の入力端子の状態をハイとすることによって出力信号を
ＯＶにできることがわかる。

上記構成の回路においてジャンパ線Ｊ３とＪ６の配線に
よってＤＡ変換器１１を単極性モードで作動させる場合
には信号選択供給部１３内の接続端子Ｃ２と０３の間を
ジャンパ線Ｊ２で接続する。

これにより、演算処理部の運転開始時においてラッチ回
路１１がリセットされ、各ビットに対応した反転出力端
子Ｑがハイレベルの状態となると、これがそのままＤＡ
変換器１１の人力６１δ子に供給され、これによりＤＡ
変換器１１の出力信号Ｖ。

が０ボルトとなる。

一方、ジャンパ線Ｊ４．Ｊ５の接続によりＤＡ変換器１
１を両極性モードで作動させる場合には、信号供給部内
の接続端子Ｃ１，Ｃ３間をジャンパ線Ｊ１で接続する。

これにより演算処理部の運転開始時においてラッチ回路
１０に初期リセット信号ＩＲ３が供給されてラッチ回路
１０がリセットされ、それぞれのビットに対応した非反
転出力Ｑからハイレベルの信号が出力されるとともに、
非反転出力からローレベルの信号が出力されると、ＤＡ
変換器１１の入力端子に供給される信号が、最上位ビッ
トがローレベルのその他の下位ビットがハイレベルの状
態となり、これによりＤＡ変換器１１の出力信号Ｖｏは
０ボルトとなる。

したがって、ＤＡ変換器工１を両極性モードと単極性モ
ードのいずれで動作させる場合でも、演算処理部の動作
開始時においてＤＡ変換器１１から誤った指令信号が出
力されることを防止できる。

第３図は本発明の変形例を示すもので、ラッチ回路１０
の非反転出力ＱをＤＡ変換器１１の入力端子に接続する
とともに、最上位ビットについてはランチ回路１０の非
反転出力Ｑから出力される信号をインバータ１５を介し
て接続端子Ｃ１に接続することによって反転した信号を
得るようになっている。また、ラッチ回路１０の前に別
のラッチ回路９を配設し、このランチ回路９の非反転出
力Ｑをラッチ回路の入力に接続するとともに、各出力端
子をプルアンプ抵抗Ｒ１〜Ｒ８を介して電源ラインに接
続している。このランチ回路９はランチ信号ＬＳＩの供
給によってデータをラッチする機能と、出力制御端子Ｏ
Ｃの信号レベルがハイレベルとなっているときに出力端
子をフローティング状態とする機能を有しいる。そして
、演算処理部から出力されるラッチ信号ＬＳＩがラッチ
回路９のロード端子ＲＤに供給されるとともに、初期リ
セット信号ＩＲ３がラッチ回路９の出力制御端子ＯＣに
供給され、また初期リセット信号ＩＲ３はリセット信号
ＬＳ２とともにオアゲート１６を介してラッチ回路１０
のロード端子ＬＤに供給されるようになっている。

上記回路の場合においてもジャンパ線の接続方法は前記
実施例と同様である。

前記した実施例と本実施例との相違は初期リセット時に
おいてラッチ回路１０からオールハイの信号を出力する
過程である。初期リセット信号■ＲＳが発生されると、
ラッチ回路９の出力がフローティング状態となってプル
アップ信号Ｒ１−Ｒ８の作用によってオールハイの信号
がランチ回路１０の入力端子に供給され、この信号がラ
ッチ回路１０に取込まれることによってラッチ回路１０
の出力がオールハイとなるものである。

なおデジタル信号をＤＡ変換器に供給する場合には、演
算処理部からランチ信号ＬＳＩとＬＳ２を異なるタイミ
ングで出力することによってデジタル信号がラッチ回路
９から１０へと転送されて、最終的にＤＡ変換器１１に
供給される。

〈発明の効果〉 以上述べたように本発明においては、ＤＡ変換器の動作
モードに応じて演算処理部の運転開始時にＤＡ変換器の
最上位ビットに、下位ビットと同一の信号もしくはこれ
と異なる状態の信号を選択的に供給するように構成した
ので、ＤＡ変換器を両極性モードおよび単極性モードの
いずれのモードで作動させた場合でも演算処理部の運転
開始時においてＤＡ変換器から誤った信号が出力される
ことを防止できる利点がある。。

【図面の簡単な説明】

図面は本発明の実施例を示すもので、第１図はアナログ
信号出力回路の全体構成図、第２図は第１図におけるＤ
Ａ変換器１１の入出力特性を示す図、第３図は本発明の
変形例を示す図である。 １０・・・ラッチ回路、１１・・・ＤＡ変換器、１２・
・・初期リセット信号発生回路、１３・・・信号選択供
給部。

Claims (1)

【特許請求の範囲】
1. （１）複数の端子間の配線を変更することにより、出力
   電圧が正および負の所定値の間で変化する両極性モード
   と出力電圧が零から正の所定値の間で変化する単極性モ
   ードのいずれかによって作動し、両極性モードの場合に
   は入力データの最上位ビットの信号状態によって出力信
   号の正負が反転するＤＡ変換器を備え、演算処理部から
   出力されるデジタル信号をラッチ回路を介して前記ＤＡ
   変換器に供給するようにしたアナログ信号出力回路にお
   いて、前記ラッチ回路が初期リセット状態にあるとき出
   力される論理的に零を表す複数ビットの出力信号の内、
   最上位ビットを除く下位ビットの出力信号を前記ＤＡ変
   換器の入力端子に直接供給するとともに、最上位ビット
   については、初期リセット状態において下位ビットと同
   一の論理状態の信号とこれを反転した信号とを前記ラッ
   チ回路の最上位ビット出力から導出するように構成し、
   前記ＤＡ変換器を両極性モードで作動させる場合には反
   転した信号を前記ＤＡ変換器の最上位ビット入力に供給
   し、前記ＤＡ変換器を単極性モードで使用する場合には
   、下位ビットと同一極性の信号を前記ＤＡ変換器の最上
   位ビット入力に供給する信号選択供給部を設けたことを
   特徴とするアナログ信号出力回路。