JPS6243210B2 - - Google Patents
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- JPS6243210B2 JPS6243210B2 JP56060307A JP6030781A JPS6243210B2 JP S6243210 B2 JPS6243210 B2 JP S6243210B2 JP 56060307 A JP56060307 A JP 56060307A JP 6030781 A JP6030781 A JP 6030781A JP S6243210 B2 JPS6243210 B2 JP S6243210B2
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- JP
- Japan
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- signal
- circuit
- input
- turned
- output
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- 230000015654 memory Effects 0.000 description 16
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000005259 measurement Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 230000032683 aging Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
- G06F3/02—Input arrangements using manually operated switches, e.g. using keyboards or dials
- G06F3/0227—Cooperation and interconnection of the input arrangement with other functional units of a computer
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Input From Keyboards Or The Like (AREA)
Description
【発明の詳細な説明】
本発明は例へば計測制御システムの操作盤の押
釦操作の場合誤つて複数個の釦を同時に押した場
合、同時に複数個のオン信号が入力しシーケンス
を乱すが、この場合１個の信号のみをオンとし他
は全部オフとする瞬時形デイジタル入力回路方式
に関する。
釦操作の場合誤つて複数個の釦を同時に押した場
合、同時に複数個のオン信号が入力しシーケンス
を乱すが、この場合１個の信号のみをオンとし他
は全部オフとする瞬時形デイジタル入力回路方式
に関する。
第１図は従来例の入力するデータが16ビツトの
場合の瞬時入力形デイジタル入力回路方式のブロ
ツク図で、図中S1〜S16はモーメンタリスイツ
チ、d1〜d16は微分回路、１，G1〜G16はオア回
路、M1〜M16はメモリ（RS−FF）、D1〜D16はオ
ープンコレクタドライバ（NAND回路）、２は遅
延回路、３はリード信号入力端子、Vccは正の直
流電源である。又第２図は第１図の方式のタイム
チヤートでＡはモーメンタリスイツチS3はオンに
した時のパルス信号、Ｂは微分回路d3によるパル
ス信号、ＣはモーメンタリスイツチS8をオンにし
た時のパルス信号、Ｄは微分回路d8によるパルス
信号、ＥはメモリM3のＱの出力、ＦはメモリM8
のＱの出力、Ｇはリード信号、Ｈはメモリのリセ
ツト信号、イはモーメンタリスイツチS3がオフと
なり次にS8がオンになつた場合、ロはモーメンタ
リスイツチS3，S8が同時にオンとなつた場合を示
す。まづ第２図イの場合について説明する。Ａに
示す如く例へばモーメンタリスイツチS3をオンと
するとこのパルス信号の立下りで微分回路d3はＢ
に示す如くパルス信号を発する。このパルス信号
によりオア回路G3の出力は“０”となりメモリ
M3のＱ出力はＥに示す如く１となる。又オア回
路１を介してオア回路G1〜G16に“１”を入力す
る。続いて例へばＣに示す如くモーメンタリスイ
ツチS8をオンとしてもオア回路G8にはオア回路
１の出力より１が加わつているのでメモリM8は
セツト（Ｑを１）されない。（ここで微分回路d1
〜d16を設けているのはモーメンタリスイツチが
オンの間にメモリの出力をリセツトしても再度メ
モリの出力が１となるのを防止するためであ
る。）次にＧに示すリード信号によりオープンコ
レクタドライバD1〜D16よりデータを出力する。
この時はオープンコレクタドライバD3のみが
“１”であり他は全部“０”である。又リード信
号は遅延回路２を介してメモリM1〜M16に送られ
データを出力した後にリセツト（メモリM1〜M16
のＱ出力が“０”となる）され新入力信号の入力
が可能となる。しかし第２図ロの部分に示す如く
入力信号が２ビツト以上同時にオンとなつた場合
〔微分回路（d1〜d16）、オア回路（G1〜G16、メモ
リ（M1〜M16）、オア回路１の伝達時間内にオ
ン〕この説明ではモーメンタリスイツチS3，S8が
同時にオンとなるとＥ，Ｆに示す如くメモリM3
〜M8のＱの出力が１となりオープンコレクタド
ライバD1〜D16よりデータを出力する場合オープ
ンコレクタドライバD3〜D8の出力が１となり、
１つの信号のみが１とならず計測制御システム等
の場合シーケンスを混乱する欠点がある。
場合の瞬時入力形デイジタル入力回路方式のブロ
ツク図で、図中S1〜S16はモーメンタリスイツ
チ、d1〜d16は微分回路、１，G1〜G16はオア回
路、M1〜M16はメモリ（RS−FF）、D1〜D16はオ
ープンコレクタドライバ（NAND回路）、２は遅
延回路、３はリード信号入力端子、Vccは正の直
流電源である。又第２図は第１図の方式のタイム
チヤートでＡはモーメンタリスイツチS3はオンに
した時のパルス信号、Ｂは微分回路d3によるパル
ス信号、ＣはモーメンタリスイツチS8をオンにし
た時のパルス信号、Ｄは微分回路d8によるパルス
信号、ＥはメモリM3のＱの出力、ＦはメモリM8
のＱの出力、Ｇはリード信号、Ｈはメモリのリセ
ツト信号、イはモーメンタリスイツチS3がオフと
なり次にS8がオンになつた場合、ロはモーメンタ
リスイツチS3，S8が同時にオンとなつた場合を示
す。まづ第２図イの場合について説明する。Ａに
示す如く例へばモーメンタリスイツチS3をオンと
するとこのパルス信号の立下りで微分回路d3はＢ
に示す如くパルス信号を発する。このパルス信号
によりオア回路G3の出力は“０”となりメモリ
M3のＱ出力はＥに示す如く１となる。又オア回
路１を介してオア回路G1〜G16に“１”を入力す
る。続いて例へばＣに示す如くモーメンタリスイ
ツチS8をオンとしてもオア回路G8にはオア回路
１の出力より１が加わつているのでメモリM8は
セツト（Ｑを１）されない。（ここで微分回路d1
〜d16を設けているのはモーメンタリスイツチが
オンの間にメモリの出力をリセツトしても再度メ
モリの出力が１となるのを防止するためであ
る。）次にＧに示すリード信号によりオープンコ
レクタドライバD1〜D16よりデータを出力する。
この時はオープンコレクタドライバD3のみが
“１”であり他は全部“０”である。又リード信
号は遅延回路２を介してメモリM1〜M16に送られ
データを出力した後にリセツト（メモリM1〜M16
のＱ出力が“０”となる）され新入力信号の入力
が可能となる。しかし第２図ロの部分に示す如く
入力信号が２ビツト以上同時にオンとなつた場合
〔微分回路（d1〜d16）、オア回路（G1〜G16、メモ
リ（M1〜M16）、オア回路１の伝達時間内にオ
ン〕この説明ではモーメンタリスイツチS3，S8が
同時にオンとなるとＥ，Ｆに示す如くメモリM3
〜M8のＱの出力が１となりオープンコレクタド
ライバD1〜D16よりデータを出力する場合オープ
ンコレクタドライバD3〜D8の出力が１となり、
１つの信号のみが１とならず計測制御システム等
の場合シーケンスを混乱する欠点がある。
本発明の目的は上記の欠点をなくするために入
力されるＮビツトのデータ中同時に複数のオンの
ビツトがあつた場合でも出力は常に１個のビツト
のみオンとする瞬時入力形デイジタル入力回路方
式の提供にある。
力されるＮビツトのデータ中同時に複数のオンの
ビツトがあつた場合でも出力は常に１個のビツト
のみオンとする瞬時入力形デイジタル入力回路方
式の提供にある。
本発明は上記の目的を達成するために並列に入
力するＮビツトのデータを並直列変換部で一旦直
列に変換出力し、１ビツト毎にオンになつている
ビツトの検出を行ない、最初にオンとなつている
ビツト検出後の直列データを全てオフとして直並
列変換部へ転送し並列データとして出力すること
を特徴とする瞬時入力形デイジタル入力回路方式
である。
力するＮビツトのデータを並直列変換部で一旦直
列に変換出力し、１ビツト毎にオンになつている
ビツトの検出を行ない、最初にオンとなつている
ビツト検出後の直列データを全てオフとして直並
列変換部へ転送し並列データとして出力すること
を特徴とする瞬時入力形デイジタル入力回路方式
である。
以下本発明の１実施例につき図に従つて説明す
る。第３図は本発明の一実施例で入力するデータ
が16ビツトの場合の瞬時入力形デイジタル入力回
路方式のブロツク図で、図中第１図と同じ機能の
ものは同一記号で示し、SR１は並直列変換シフ
トレジスタ、SR２は直並列変換シフトレジス
タ、FF１は遅延形フリツプフロツプ、FF２はセ
ツトリセツトフリツプフロツプ、４，１１，１２
はアンド回路、５，８はデイレイ回路、６はクロ
ツク制御回路、７はパルス発生器、９は微分回
路、１０はオア回路、ａ〜ｄは説明用の各位置を
示す。又第４図は第３図のタイムチヤートでイ，
ロはモーメンタリスイツチS3，S8を同時にオンに
した時のパルス信号（以下S3，S8とする）、ハは
FF２のＱの出力信号、ニはｄ点の信号、ホはａ
点の信号でSR１のセツト信号ヘはｂ点の信号で
16個のクロツクパルス、トはSR１の内部信号、
チはSR１の出力信号、リはFF１のの出力信
号、ヌはSR２の内部信号、ルはリード信号、オ
はＣ点の信号即ちリセツト信号である。今モーメ
ンタリスイツチS3，S8を同時にオンとした場合は
イ，ロに示す如くS3，S8の信号を発生する。この
信号はシフトレジスタSR１に入力すると同時に
オア回路１０に入力される。オア回路１０の出力
は２分岐され、一方は信号の立下りを検出する微
分回路９に入力され、ホに示す如きシフトレジス
タSR１のセツト信号となる。このセツト信号に
よりトに示す如く入力データをシフトレジスタ
SR１内へセツトする。他方の信号はデイレイ回
路８で遅延され（シフトレジスタSR１に入力デ
ータが格納する時間分）セツトリセツトフリツプ
フロツプFF２のＱ，がハに示す如く反転す
る。〔ハはＱの出力のみを示す〕セツトリセツト
フリツプフロツプFF２はシフトレジスタSR１，
SR２、遅延形フリツプフロツプFF１を動作させ
るためのクロツク出力制御しセツトリセツトフリ
ツプフロツプFF２のを“０”とし入力信号が
ドライバD1〜D16より出力する迄入力信号を阻止
する回路である。セツトリセツトフリツプフロツ
プFF２が動作するとクロツク制御回路６を動作
させヘに示す如く16個のクロツク信号を発する。
このクロツク信号がシフトレジスタSR１，SR
２、遅延形フリツプフロツプFF１のクロツクと
なる。このクロツク信号によりシフトレジスタ
SR１に格納された入力データが直列にチに示す
如く出力される。この場合S3，S8のみがオン信号
である。そして遅延形フリツプフロツプFF１で
まずS3を検出するとリに示す如くが反転しアン
ド回路４によりS4以降を“０”としてシフトレジ
スタSR２へ転送する〔ヌに示すオンの時点で転
送は完了〕。従つてシフトレジスタSR２へ転送さ
れた入力データはS3のみ“１”で他は全て“０”
となりルに示すリード信号により読取るデータも
当然S3のみ“１”で他は全て“０”である。又ア
ンド回路１１を通つたリード信号はデイレイ回路
５によりオに示す如く遅延され読取完了後フリツ
プフロツプFF１，FF２、シフトレジスタSR２
をリセツトし新入力信号の入力が可能となる。尚
アンド回路１１はシフトレジスタSR１がシフト
レジスタSR２に転送中にリード信号がきてもリ
セツトされないようニに示す信号により防止して
いる。以上の如く入力されるＮビツトのデータ中
同時に複数のオンのビツト信号があつても常に１
個のビツト信号のみオンとして出力することが出
来る。
る。第３図は本発明の一実施例で入力するデータ
が16ビツトの場合の瞬時入力形デイジタル入力回
路方式のブロツク図で、図中第１図と同じ機能の
ものは同一記号で示し、SR１は並直列変換シフ
トレジスタ、SR２は直並列変換シフトレジス
タ、FF１は遅延形フリツプフロツプ、FF２はセ
ツトリセツトフリツプフロツプ、４，１１，１２
はアンド回路、５，８はデイレイ回路、６はクロ
ツク制御回路、７はパルス発生器、９は微分回
路、１０はオア回路、ａ〜ｄは説明用の各位置を
示す。又第４図は第３図のタイムチヤートでイ，
ロはモーメンタリスイツチS3，S8を同時にオンに
した時のパルス信号（以下S3，S8とする）、ハは
FF２のＱの出力信号、ニはｄ点の信号、ホはａ
点の信号でSR１のセツト信号ヘはｂ点の信号で
16個のクロツクパルス、トはSR１の内部信号、
チはSR１の出力信号、リはFF１のの出力信
号、ヌはSR２の内部信号、ルはリード信号、オ
はＣ点の信号即ちリセツト信号である。今モーメ
ンタリスイツチS3，S8を同時にオンとした場合は
イ，ロに示す如くS3，S8の信号を発生する。この
信号はシフトレジスタSR１に入力すると同時に
オア回路１０に入力される。オア回路１０の出力
は２分岐され、一方は信号の立下りを検出する微
分回路９に入力され、ホに示す如きシフトレジス
タSR１のセツト信号となる。このセツト信号に
よりトに示す如く入力データをシフトレジスタ
SR１内へセツトする。他方の信号はデイレイ回
路８で遅延され（シフトレジスタSR１に入力デ
ータが格納する時間分）セツトリセツトフリツプ
フロツプFF２のＱ，がハに示す如く反転す
る。〔ハはＱの出力のみを示す〕セツトリセツト
フリツプフロツプFF２はシフトレジスタSR１，
SR２、遅延形フリツプフロツプFF１を動作させ
るためのクロツク出力制御しセツトリセツトフリ
ツプフロツプFF２のを“０”とし入力信号が
ドライバD1〜D16より出力する迄入力信号を阻止
する回路である。セツトリセツトフリツプフロツ
プFF２が動作するとクロツク制御回路６を動作
させヘに示す如く16個のクロツク信号を発する。
このクロツク信号がシフトレジスタSR１，SR
２、遅延形フリツプフロツプFF１のクロツクと
なる。このクロツク信号によりシフトレジスタ
SR１に格納された入力データが直列にチに示す
如く出力される。この場合S3，S8のみがオン信号
である。そして遅延形フリツプフロツプFF１で
まずS3を検出するとリに示す如くが反転しアン
ド回路４によりS4以降を“０”としてシフトレジ
スタSR２へ転送する〔ヌに示すオンの時点で転
送は完了〕。従つてシフトレジスタSR２へ転送さ
れた入力データはS3のみ“１”で他は全て“０”
となりルに示すリード信号により読取るデータも
当然S3のみ“１”で他は全て“０”である。又ア
ンド回路１１を通つたリード信号はデイレイ回路
５によりオに示す如く遅延され読取完了後フリツ
プフロツプFF１，FF２、シフトレジスタSR２
をリセツトし新入力信号の入力が可能となる。尚
アンド回路１１はシフトレジスタSR１がシフト
レジスタSR２に転送中にリード信号がきてもリ
セツトされないようニに示す信号により防止して
いる。以上の如く入力されるＮビツトのデータ中
同時に複数のオンのビツト信号があつても常に１
個のビツト信号のみオンとして出力することが出
来る。
以上詳細に説明した如く本発明によれば入力さ
れるＮビツトのデータ中、同時に複数のオンのビ
ツト信号が入力しても常に１個のビツト信号のみ
オンとして出力が出来、例へば計測制御システム
の操作盤の釦を同時に複数個おした場合でもシー
ケンス等を混乱する心配がない効果がある。
れるＮビツトのデータ中、同時に複数のオンのビ
ツト信号が入力しても常に１個のビツト信号のみ
オンとして出力が出来、例へば計測制御システム
の操作盤の釦を同時に複数個おした場合でもシー
ケンス等を混乱する心配がない効果がある。
第１図は従来例の入力するデータが16ビツトの
場合の瞬時入力形デイジタル入力回路方式のブロ
ツク図、第２図は第１図の方式におけるタイムチ
ヤートでＡはモーメンタリスイツチS3をオンにし
た時のパルス信号、Ｂは微分回路d3によるパルス
信号、ＣはモーメンタリスイツチS8をオンにした
時のパルス信号、Ｄは微分回路d8によるパルス信
号、Ｅはメモリのリセツト信号、ＦはメモリM8
のＱの出力、Ｇはリード信号、Ｈはメモリのリセ
ツト信号、をそれぞれ示す図、第３図は本発明の
一実施例を示す図、第４図は第３図の実施例にお
けるタイムチヤートでイ，ロはモーメンタリスイ
ツチをオンにした時のパルス信号、ハはセツトリ
セツトフリツプフロツプのＱの出力信号、ニはｄ
点の信号、ホはシフトレジスタのセツト信号、ヘ
はクロツクパルス、トはシフトレジスタの内部信
号、チはシフトレジスタの出力信号、リはFF１
のの出力信号、ヌはシフトレジスタの内部信
号、ルはリード信号、オはリセツト信号をそれぞ
れ示す図である。 図中S1〜S16はモーメンタリスイツチ、d1〜
d16，９は微分回路、１，G1〜G16，１０はオア回
路、M1〜M16はメモリ、D1〜D16はオープンコレ
クタドライバ、２，５，８は遅延回路、３はリー
ド信号入力端子、Vccは正の直流電源、SR１は
並直列変換用のシフトレジスタ、SR２は直並列
変換用のシフトレジスタ、FF１は遅延形フリツ
プフロツプ、FF２はセツトリセツトフリツプフ
ロツプ、４，１１，１２はアンド回路、６はクロ
ツク制御回路、７はパルス発生器、である。
場合の瞬時入力形デイジタル入力回路方式のブロ
ツク図、第２図は第１図の方式におけるタイムチ
ヤートでＡはモーメンタリスイツチS3をオンにし
た時のパルス信号、Ｂは微分回路d3によるパルス
信号、ＣはモーメンタリスイツチS8をオンにした
時のパルス信号、Ｄは微分回路d8によるパルス信
号、Ｅはメモリのリセツト信号、ＦはメモリM8
のＱの出力、Ｇはリード信号、Ｈはメモリのリセ
ツト信号、をそれぞれ示す図、第３図は本発明の
一実施例を示す図、第４図は第３図の実施例にお
けるタイムチヤートでイ，ロはモーメンタリスイ
ツチをオンにした時のパルス信号、ハはセツトリ
セツトフリツプフロツプのＱの出力信号、ニはｄ
点の信号、ホはシフトレジスタのセツト信号、ヘ
はクロツクパルス、トはシフトレジスタの内部信
号、チはシフトレジスタの出力信号、リはFF１
のの出力信号、ヌはシフトレジスタの内部信
号、ルはリード信号、オはリセツト信号をそれぞ
れ示す図である。 図中S1〜S16はモーメンタリスイツチ、d1〜
d16，９は微分回路、１，G1〜G16，１０はオア回
路、M1〜M16はメモリ、D1〜D16はオープンコレ
クタドライバ、２，５，８は遅延回路、３はリー
ド信号入力端子、Vccは正の直流電源、SR１は
並直列変換用のシフトレジスタ、SR２は直並列
変換用のシフトレジスタ、FF１は遅延形フリツ
プフロツプ、FF２はセツトリセツトフリツプフ
ロツプ、４，１１，１２はアンド回路、６はクロ
ツク制御回路、７はパルス発生器、である。
Claims (1)
- １ 並列に入力するＮビツトのデータを並直列変
換部で一旦直列に変換し、１ビツト毎にオンにな
つているビツトの検出を行ない、最初にオンとな
つているビツト検出後の直列データを全てオフと
して直並列変換部へ転送し並列データとして出力
することを特徴とする瞬時入力形デイジタル入力
回路方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56060307A JPS57174730A (en) | 1981-04-21 | 1981-04-21 | Digital input circuit system of instantaneous input type |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56060307A JPS57174730A (en) | 1981-04-21 | 1981-04-21 | Digital input circuit system of instantaneous input type |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57174730A JPS57174730A (en) | 1982-10-27 |
| JPS6243210B2 true JPS6243210B2 (ja) | 1987-09-11 |
Family
ID=13138365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56060307A Granted JPS57174730A (en) | 1981-04-21 | 1981-04-21 | Digital input circuit system of instantaneous input type |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57174730A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5335324A (en) * | 1976-09-13 | 1978-04-01 | Casio Comput Co Ltd | Key input system |
-
1981
- 1981-04-21 JP JP56060307A patent/JPS57174730A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5335324A (en) * | 1976-09-13 | 1978-04-01 | Casio Comput Co Ltd | Key input system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57174730A (en) | 1982-10-27 |
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