JPS59132225A - コンバ−タ - Google Patents
コンバ−タInfo
- Publication number
- JPS59132225A JPS59132225A JP592783A JP592783A JPS59132225A JP S59132225 A JPS59132225 A JP S59132225A JP 592783 A JP592783 A JP 592783A JP 592783 A JP592783 A JP 592783A JP S59132225 A JPS59132225 A JP S59132225A
- Authority
- JP
- Japan
- Prior art keywords
- analog
- signal
- conversion
- digital
- comparison
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野Ｊ
本発明はアナログ−ディジタル変換およびディジタル−
アノ−ログ変換を行うコンバータに関する。
アノ−ログ変換を行うコンバータに関する。
し従来技術］
コンピュータや半導体メモリの普及と共に、アナログ信
号とディジタル信号の相互変換を行う回路が注目を集め
ている。アナログ信号を多値のディジタル信号に変換す
る基本的な回路は、複数のコンパレータを並列に接続し
た回路である。この回路では、複数のコンパレータをそ
れぞれ異なった所定の比較レベルに設定しておき、アナ
ログ信号の比較を行ってディジタル信号を得る。ところ
かこの回路Ｃは、アナログ信号を十分な分解能でディジ
タル信号に変換しようとすると、大規模かつ複雑な構成
となる。従って各種のマイクロコンピュータシステムに
共通して利用することのできる回路素子の実現が困難で
あった。
号とディジタル信号の相互変換を行う回路が注目を集め
ている。アナログ信号を多値のディジタル信号に変換す
る基本的な回路は、複数のコンパレータを並列に接続し
た回路である。この回路では、複数のコンパレータをそ
れぞれ異なった所定の比較レベルに設定しておき、アナ
ログ信号の比較を行ってディジタル信号を得る。ところ
かこの回路Ｃは、アナログ信号を十分な分解能でディジ
タル信号に変換しようとすると、大規模かつ複雑な構成
となる。従って各種のマイクロコンピュータシステムに
共通して利用することのできる回路素子の実現が困難で
あった。
一方、アナ１コグ信号をディジタル信号に変換づる他の
回路として、アナログ−ディジタルコンバータ（以下Ａ
／［つコンバータという）が用いられることがある。こ
のうちマイクロコンピュータシステム等に利用すること
のできる比較的高速のものとしては、逐次比較型または
比較追従型と呼ばれるコンバータが用いられている。こ
れらのコンバータはディジタル−アナログ変換回路を内
蔵しており、これから発生される基準電圧とアナログ信
号とをコンパレータによって比較覆ることにより符号化
を行う。
回路として、アナログ−ディジタルコンバータ（以下Ａ
／［つコンバータという）が用いられることがある。こ
のうちマイクロコンピュータシステム等に利用すること
のできる比較的高速のものとしては、逐次比較型または
比較追従型と呼ばれるコンバータが用いられている。こ
れらのコンバータはディジタル−アナログ変換回路を内
蔵しており、これから発生される基準電圧とアナログ信
号とをコンパレータによって比較覆ることにより符号化
を行う。
第１図はこのうちの逐次比較型Δ／Ｄコンバータを表わ
したものである。このコンバータでは、基準電圧回路１
１に接続されたＤ／Ａ変換回路１２によって比較用の電
圧を順次出力づるようになっている。この比較用の電１
１は、コンパレータ１４の比較端子′１５に入力される
アブログ信号と比較される。ブ１］グラマ１６はクロッ
ク発生器１７から供給されるクロック信号１８によって
比較作業を行う。すなわちプログラマ１６は出力レジス
タ１９のＭＳＢ （最上位ビット）を“１″にセットし
、この状態でＤ／Ａ変換回路１２からフルスケールの１
／２の電圧ＦＳ／２を出力させる。
したものである。このコンバータでは、基準電圧回路１
１に接続されたＤ／Ａ変換回路１２によって比較用の電
圧を順次出力づるようになっている。この比較用の電１
１は、コンパレータ１４の比較端子′１５に入力される
アブログ信号と比較される。ブ１］グラマ１６はクロッ
ク発生器１７から供給されるクロック信号１８によって
比較作業を行う。すなわちプログラマ１６は出力レジス
タ１９のＭＳＢ （最上位ビット）を“１″にセットし
、この状態でＤ／Ａ変換回路１２からフルスケールの１
／２の電圧ＦＳ／２を出力させる。
比較端子１５に入力されたアナログ信号がこの比較用の
電圧よりも高いときには、出力レジスタ１９の２番目の
ビットが１″にセラ１〜され、Ｄ／Ａ変換回路１２から
３ＦＳ／４の電圧が出力され、比較される。これに７対
して第１段階の比較でアナログ信号の電圧値がＦＳ／２
よりも低いときには最初の信号ｔｒ １ ＋＋がリセツ
１〜され、］〕／Ａコンバータ１２からＦＳ／４の電圧
が出力され、比較される。このようにしてアナログ信号
は＋−ＳＢ（最下位ピッｈ ）が決定されるまで比較さ
れる。
電圧よりも高いときには、出力レジスタ１９の２番目の
ビットが１″にセラ１〜され、Ｄ／Ａ変換回路１２から
３ＦＳ／４の電圧が出力され、比較される。これに７対
して第１段階の比較でアナログ信号の電圧値がＦＳ／２
よりも低いときには最初の信号ｔｒ １ ＋＋がリセツ
１〜され、］〕／Ａコンバータ１２からＦＳ／４の電圧
が出力され、比較される。このようにしてアナログ信号
は＋−ＳＢ（最下位ピッｈ ）が決定されるまで比較さ
れる。
比較結果は変換後のディジタル信号となる。これに対し
て比較追従型のＡ ／ Ｄコンバータでは、常にアノ−
［コク信号ど１つ／△変換回路の出力とを比較し、アナ
１９信号の方が大きくなるとアップカラン１へを、２１
：た小さくなるとダウンカラン１〜を行い、このときの
カウンタの計数値を変換後のディジタル信号とり°る。
て比較追従型のＡ ／ Ｄコンバータでは、常にアノ−
［コク信号ど１つ／△変換回路の出力とを比較し、アナ
１９信号の方が大きくなるとアップカラン１へを、２１
：た小さくなるとダウンカラン１〜を行い、このときの
カウンタの計数値を変換後のディジタル信号とり°る。
このＪ：うにＤ／Δ変換回路を内蔵したいずれの」ンバ
ータでも、］ンパレータによる比較作業を行うため、こ
れを実行覆るだめの専用のハードロジックを必要とした
。このハード［１シツクは、システムに対丈るｈ検性１
５△／Ｄ変倹の高速性を考慮して製作される必要があり
、コンバータ自体を極めて高価なものとする原因となっ
Ｃいた。
ータでも、］ンパレータによる比較作業を行うため、こ
れを実行覆るだめの専用のハードロジックを必要とした
。このハード［１シツクは、システムに対丈るｈ検性１
５△／Ｄ変倹の高速性を考慮して製作される必要があり
、コンバータ自体を極めて高価なものとする原因となっ
Ｃいた。
［発明の目的］
本発明は上記した事情に鑑み、小規模なマイクＤ Ｊン
ビュータシステムでも採用可能な低価な」ンバータを提
供することをその目的とする。
ビュータシステムでも採用可能な低価な」ンバータを提
供することをその目的とする。
「目的を達成り−るための手段Ｊ
本発明では、所定のプログラムを書き込んだランダム・
アクセス・メモリおよびこのメモリを相手側の電子機器
内のバスに接続づる接続手段をコンバータに具備さｕ１
重電機器内のＣＰＵ （中央演算装置）によって比較作
業を実行させることとし、前記した目的を達成づる。
アクセス・メモリおよびこのメモリを相手側の電子機器
内のバスに接続づる接続手段をコンバータに具備さｕ１
重電機器内のＣＰＵ （中央演算装置）によって比較作
業を実行させることとし、前記した目的を達成づる。
以下実施例につき本発明の詳細な説明する。
［実施例］
第２図は本実施例のコンバータを表わしたものである。
図の鎖線２１で示した枠内の素子は１つのパッケージ２
２に収容されく−おり、電子機器２３内に配置されたア
ドレスバス２４おにびデータバス２５に着膜自在に接続
できるようになっている。パッケージ２２内には電子機
器２３内のアドレスバス２４から送られてきた）ノドレ
スを解読づるアドレスデコーダ２６が設りられている。
２に収容されく−おり、電子機器２３内に配置されたア
ドレスバス２４おにびデータバス２５に着膜自在に接続
できるようになっている。パッケージ２２内には電子機
器２３内のアドレスバス２４から送られてきた）ノドレ
スを解読づるアドレスデコーダ２６が設りられている。
アドレスデコーダ２６は、アドレスバス２７を通じて、
ＲＷＭ（リード・ライト・メｔす）２８、ＲＯＭ（リー
ド・オンリ・メモリ）２９およびＤ／Ａ変換回路３１と
接続されており、図示しない制御線と（３１せてこれら
の素子の選択を行うにうになっている。電子機器２３内
のデータバス２５は、パッケージ２２内のゲ′−タバス
３２を通じて前記した各索子２８．２９．３１と接続さ
れており、これらの素子と電子機器２３内のＣＰＵ３３
との間でデータの転送が行われるにうになっている。パ
ッケージ２２にはアブログ信号の入力端子３３４と出力
端子３５が取り付りられている。入力端子３／Ｉから供
給されるアナログ信号３６は、Ｄ／Δ変換回路３１から
アナログマルチブレクリ３７を介して供給される比較信
号３８と共に］ンパレータ３９に入力され、電圧の比較
が行われるようになっている。アナログ信号−の出力端
子３５はアナログマルチブレクリ３７に接続されてａ３
す、Ｄ／△変換回路３１から外部に取り出されるアノ−
ログ信号４１がここから出ツノされるようになっている
。なおパッケージ２２には、その内部の素子に電源を供
給するための電源線や、これに対重るグランド線が配置
されており、これらを電源またはグランドに接続づ−る
端子も設けられているが、５共にその図示を省略する。
ＲＷＭ（リード・ライト・メｔす）２８、ＲＯＭ（リー
ド・オンリ・メモリ）２９およびＤ／Ａ変換回路３１と
接続されており、図示しない制御線と（３１せてこれら
の素子の選択を行うにうになっている。電子機器２３内
のデータバス２５は、パッケージ２２内のゲ′−タバス
３２を通じて前記した各索子２８．２９．３１と接続さ
れており、これらの素子と電子機器２３内のＣＰＵ３３
との間でデータの転送が行われるにうになっている。パ
ッケージ２２にはアブログ信号の入力端子３３４と出力
端子３５が取り付りられている。入力端子３／Ｉから供
給されるアナログ信号３６は、Ｄ／Δ変換回路３１から
アナログマルチブレクリ３７を介して供給される比較信
号３８と共に］ンパレータ３９に入力され、電圧の比較
が行われるようになっている。アナログ信号−の出力端
子３５はアナログマルチブレクリ３７に接続されてａ３
す、Ｄ／△変換回路３１から外部に取り出されるアノ−
ログ信号４１がここから出ツノされるようになっている
。なおパッケージ２２には、その内部の素子に電源を供
給するための電源線や、これに対重るグランド線が配置
されており、これらを電源またはグランドに接続づ−る
端子も設けられているが、５共にその図示を省略する。
さてこの］コンバレでＡ／Ｄ変換が行われる場合を説明
づる。この場合には、通常電子機器２３の制御を行って
いるＣ Ｐ Ｕ ３３によって、Ａ／Ｄ変換ザブルーチ
ンの実行が指示される。これにより、ＲＯＭ ２９の内
容がデータバス３２．２５を通じｔｃＰＵ３３に次々に
送られ、逐次比較型しこよるＡ／Ｄ変換の手順が実行さ
れる。このときアナログマルチブレラ４ノ３７の出力側
は、ＣＰＵ３３からの図示しない制御線ににつで］シバ
レータ３９側に切り換えられている。従ってデータバス
２５．３２から送られるディジタル信号に応じてＤ／Ａ
変換回路３１から出力されるアナログ信号は比較信号３
８としてコンパレータ３９に供給され、アナログ信号３
６との間で逐次比較動作が行われる。比較結果は、デ、
−タバス３２．２５を通じてＣＰＵ３３に送られる。Ｄ
／Ａ変換回路３１の出力とアナログ信号３６の電圧レベ
ルが等しくなったとき、Ｄ／Ａ変換回路３１に入力され
るディジタル信号がＡ／Ｄ変換された値となる。
づる。この場合には、通常電子機器２３の制御を行って
いるＣ Ｐ Ｕ ３３によって、Ａ／Ｄ変換ザブルーチ
ンの実行が指示される。これにより、ＲＯＭ ２９の内
容がデータバス３２．２５を通じｔｃＰＵ３３に次々に
送られ、逐次比較型しこよるＡ／Ｄ変換の手順が実行さ
れる。このときアナログマルチブレラ４ノ３７の出力側
は、ＣＰＵ３３からの図示しない制御線ににつで］シバ
レータ３９側に切り換えられている。従ってデータバス
２５．３２から送られるディジタル信号に応じてＤ／Ａ
変換回路３１から出力されるアナログ信号は比較信号３
８としてコンパレータ３９に供給され、アナログ信号３
６との間で逐次比較動作が行われる。比較結果は、デ、
−タバス３２．２５を通じてＣＰＵ３３に送られる。Ｄ
／Ａ変換回路３１の出力とアナログ信号３６の電圧レベ
ルが等しくなったとき、Ｄ／Ａ変換回路３１に入力され
るディジタル信号がＡ／Ｄ変換された値となる。
この比較動作に用いられるＲＷＭ２８は、このり−ブル
ーチンの実行に必要な最低限の容量があれば良い。
ーチンの実行に必要な最低限の容量があれば良い。
この」ンバータでＤ／Δ変換を１１う場合には、ＣＰ
ＬＪ ３３の制御にＪ：って、アナログマルチブレクリ
３７の出力側を出力端子３５側に切り換える。
ＬＪ ３３の制御にＪ：って、アナログマルチブレクリ
３７の出力側を出力端子３５側に切り換える。
そしくデータバス２５．３２を通じてＤ／Ａ変換回路３
１にうゞイジタル信号を供給し、変換後のアノ］】グ信
号４１をパッケージ２２外に出力づる。
１にうゞイジタル信号を供給し、変換後のアノ］】グ信
号４１をパッケージ２２外に出力づる。
以−に説明した本発明の］ンバータｅは、電子機器に使
用されるＣ Ｐ Ｕのタイプに合わせてＲＯＭを用意す
ることになる。従ってＲＯＭをパッケージに交換可能に
取り付りるようにづれば、異なるタイプのＣＩ） Ｕに
対処することができ、υ、換性を持たけることができる
。また比較追従型等の他の変換方式のデータを甫き込／
ｖだＲＯＭを用意し−くおけば、Ｆ＜ ＯＭの交換によ
り変換方式を自由に選□択りることができる。
用されるＣ Ｐ Ｕのタイプに合わせてＲＯＭを用意す
ることになる。従ってＲＯＭをパッケージに交換可能に
取り付りるようにづれば、異なるタイプのＣＩ） Ｕに
対処することができ、υ、換性を持たけることができる
。また比較追従型等の他の変換方式のデータを甫き込／
ｖだＲＯＭを用意し−くおけば、Ｆ＜ ＯＭの交換によ
り変換方式を自由に選□択りることができる。
［発明の効果］
このように本発明によれば電子機器に内蔵されているＣ
ＰＵを用いχデータの変換を行うので、経済的な回路を
構成できるばかりでなく、従来のコンバータに比して部
品点数が減少し回路の信頼性を高めることができる。
ＰＵを用いχデータの変換を行うので、経済的な回路を
構成できるばかりでなく、従来のコンバータに比して部
品点数が減少し回路の信頼性を高めることができる。
第１図は従来用いられ／ｊ逐次比較型Ａ ／ Ｄ ｍｌ
ンバータの回路構成を示す１０ツク図、第２図は本発明
の一実施例にｄ３ 【ノるコンバータの構成を示すブロ
ック図である。 ２２・・・・・・バック゛−ジ、 ２３・・・・・・電子機器、 ２４・・・・・・アドレスバス、 ２５・・・・・・データバス、 ２９・・・・・・１犬ＯＭ。 ３１・・・・・・１つ／Ａ変変目回路 ３３・・・・・・ＣＩ） Ｕ 。 ３６．４１・・・・・・ノ７ナログ信号、３つ・・・・
・・コンバレー、夕。
ンバータの回路構成を示す１０ツク図、第２図は本発明
の一実施例にｄ３ 【ノるコンバータの構成を示すブロ
ック図である。 ２２・・・・・・バック゛−ジ、 ２３・・・・・・電子機器、 ２４・・・・・・アドレスバス、 ２５・・・・・・データバス、 ２９・・・・・・１犬ＯＭ。 ３１・・・・・・１つ／Ａ変変目回路 ３３・・・・・・ＣＩ） Ｕ 。 ３６．４１・・・・・・ノ７ナログ信号、３つ・・・・
・・コンバレー、夕。
Claims (1)
- 【特許請求の範囲】 電子ｉ器に着脱自在に配置されたパッケージに、ディジ
タル信号をアシー凸グ信号に変換するディジタル−）７
ナログ変換回路と、アナＩコグーディジタル変換を行な
おうとするアナログ信号と前記変換回路から出力される
アナログ信号とを比較覆る］ンバレ〜夕と、ア少ログー
ディジタル変換を行なうためのデータを前記電子機器内
に備えられた中央演算装置に供給覆るためこれを記憶し
たリード・オンリ・メモリと、このリード・オンリ・メ
ーＥりのアドレスを前記中央演算装置から指定するため
に電子機器のアドレスバスからリード・オンリ・メモリ
にアドレスを受【ノ渡ず手段と、リード・オンリ・メモ
リから読み出されるデータを前記データバスに受は渡す
手段と、前記データバスからアナログ−ディジタル変換
あるいはディジタル−アナログ変換のために送り出され
るデータを前記ディジタル−アナログ変換回路に供給り
る手段とを具備ざμ°、アナログ−ディジタル変換の際
はコンパレータの逐次比較した結果を変換後の信号とし
て利用する一方、ディシタルーツアナログ変換の際はデ
ィジタル−アナログ変換回路から出力される信号を変換
後のアナログ信号として出力することを特徴とするコン
バータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP592783A JPS59132225A (ja) | 1983-01-19 | 1983-01-19 | コンバ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP592783A JPS59132225A (ja) | 1983-01-19 | 1983-01-19 | コンバ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59132225A true JPS59132225A (ja) | 1984-07-30 |
Family
ID=11624520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP592783A Pending JPS59132225A (ja) | 1983-01-19 | 1983-01-19 | コンバ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59132225A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61198922A (ja) * | 1985-02-28 | 1986-09-03 | Nec Corp | Ａ／ｄコンバ−タ |
-
1983
- 1983-01-19 JP JP592783A patent/JPS59132225A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61198922A (ja) * | 1985-02-28 | 1986-09-03 | Nec Corp | Ａ／ｄコンバ−タ |
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