JP2000151405A - Ａｄ変換器内蔵シングルチップマイクロコンピュータ及びその故障検出方法 - Google Patents

Abstract

(57)【要約】 【課題】 複数のアナログデジタル変換器の故障箇所を
特定できるＡＤ変換器内蔵シングルチップマイクロコン
ピュータ及びその故障検出方法を得ることを目的とす
る。 【解決手段】 ＣＰＵ７はＡＤ変換器４ａ及びＡＤ変換
器４ｂによって変換されたデジタルデータＤａ，Ｄｂと
ＲＯＭ８に格納されている基準値との比較を行い、これ
によって、デジタルデータＤａ，Ｄｂが故障かどうかを
判断する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のＡＤ変換器
（アナログデジタル変換器）を有するＡＤ変換器内蔵シ
ングルチップマイクロコンピュータ及びその故障検出方
法に関する。

【０００２】

【従来の技術】図２０は従来のＡＤ変換器内蔵シングル
チップマイクロコンピュータを示すブロック図である。
図２０において、１００は従来のＡＤ変換器内蔵シング
ルチップマイクロコンピュータ、２００は実装ボード上
の外部配線であってセンサー３００をＡＤ変換器内蔵シ
ングルチップマイクロコンピュータ１００に接続するた
めのものである。

【０００３】ＡＤ変換器内蔵シングルチップマイクロコ
ンピュータ１００は、外部端子１ａ，１ｂ、ＡＤ変換器
４ａ，４ｂ、データバス５及びＣＰＵ７を含む。

【０００４】ＡＤ変換器４ａ，４ｂは互いに内部構成が
同じである。ＡＤ変換器４ａ，４ｂは、外部端子１ａ，
１ｂ及びデータバス５に接続されている。ＣＰＵ７はデ
ータバス５に接続されている。

【０００５】次に動作について説明する。センサー３０
０は外部端子１ａ，１ｂに同一のアナログ信号Ａａ，Ａ
ｂを出力する。ＣＰＵ７は命令Ｓ４ａ，Ｓ４ｂをデータ
バス５を介してＡＤ変換器４ａ，４ｂに出力する。ＡＤ
変換器４ａ，４ｂは、命令Ｓ４ａ，Ｓ４ｂを受けると、
Ａ／Ｄ変換を実行する。すなわち、ＡＤ変換器４ａ，４
ｂはセンサ３００からのアナログ信号Ａａ，Ａｂをデジ
タルデータＤａ，Ｄｂに変換する。デジタルデータＤ
ａ，Ｄｂはデータバス５を介してＣＰＵ７に伝搬する。
ＣＰＵ７はデジタルデータＤａ，Ｄｂを処理する。

【０００６】ＡＤ変換器４ａ，４ｂが正常かどうかは、
従来では次のように行っていた。つまり、同一のアナロ
グ信号Ａａ，ＡｂをＡＤ変換することによって得られた
デジタルデータＤａ，Ｄｂが互いにほぼ等しいかどうか
をＣＰＵ７が判断する。デジタルデータＤａ，Ｄｂが互
いにほぼ等しければ、正常であり、そうでなければ、異
常があると判断する。この異常がある場合とは、ＡＤ変
換器４ａ，４ｂが故障していたり、外部配線２００が断
線していたりする場合である。

【０００７】なお、通常、ＡＤ変換器４ａ，４ｂには誤
差があり、デジタルデータＤａ，Ｄｂは完全に等しくな
りにくいので、デジタルデータＤａ，Ｄｂの差が許容範
囲（例えば、製品規格値で決められた誤差の２倍以内）
であれば、正常であると判断する。

【０００８】

【発明が解決しようとする課題】しかしながら、従来の
ＡＤ変換器内蔵シングルチップマイクロコンピュータの
構成では、正常かどうかは判断できるものの、故障箇所
については判断できないという問題点があった。ＡＤ変
換器４ａ，４ｂのどちらが故障であるかが分かないの
で、従来ではＡＤ変換器４ａ，４ｂの両方を使用しなか
った。

【０００９】本発明は、以上の問題点を解決するために
なされたものであり、複数のＡＤ変換器の故障箇所を特
定できるＡＤ変換器内蔵シングルチップマイクロコンピ
ュータ及びその故障検出方法を得ることを目的とする。

【００１０】

【課題を解決するための手段】本発明の請求項１に係る
課題解決手段は、外部からアナログ信号を印加するため
の複数の外部端子と、前記複数の外部端子にそれぞれ接
続され、互いに内部構成が同じであって、前記外部端子
からの前記アナログ信号をデジタルデータに変換するた
めの複数のアナログデジタル変換器と、故障があるか否
かの基準値を格納する記憶回路と、前記複数のアナログ
デジタル変換器及び前記記憶回路に接続され、前記複数
のアナログデジタル変換器から前記デジタルデータを受
け、前記記憶回路から前記基準値を受ける制御回路とを
備え、前記制御回路は前記デジタルデータと前記基準値
との比較を行い、これによって、前記複数のアナログデ
ジタル変換器に関する故障の有無を判断する。

【００１１】本発明の請求項２に係る課題解決手段にお
いて、前記複数のアナログデジタル変換器は、それぞれ
第１及び第２の内部回路を含み、前記複数のアナログデ
ジタル変換器及び前記制御回路に接続され、前記制御回
路の制御に従って、前記複数のアナログデジタル変換器
の間で、前記第１及び第２の内部回路を交換するための
交換回路をさらに備える。

【００１２】本発明の請求項３に係る課題解決手段は、
前記複数の外部端子及び前記制御回路にそれぞれ接続さ
れ、前記制御回路の制御に従って、前記複数の外部端子
に内部から所定電圧を印加するための複数の電圧印加回
路をさらに備え、前記制御回路は、前記比較を行う際
に、前記所定電圧を前記外部端子に印加するように前記
複数の電圧印加回路を制御する。

【００１３】本発明の請求項４に係る課題解決手段にお
いて、前記複数の電圧印加回路はそれぞれ、前記所定電
圧を生成するためのドライバを含む。

【００１４】本発明の請求項５に係る課題解決手段にお
いて、前記複数のアナログデジタル変換器はそれぞれ、
前記アナログ信号を量子化するための複数のアナログ参
照電圧を有し、前記複数の電圧印加回路はそれぞれ前記
複数のアナログデジタル変換器から前記複数のアナログ
参照電圧のうちの前記制御回路が指示するものを前記所
定電圧として取り出す。

【００１５】本発明の請求項６に係る課題解決手段は、
前記複数の外部端子及び前記制御回路に接続され、前記
制御回路の制御に従って、前記複数の外部端子を内部で
互いに電気的に接続するか否かを選択実行するための接
続回路をさらに備え、前記制御回路は、前記複数のアナ
ログデジタル変換器が故障であると判断したとき、前記
複数の外部端子を互いに電気的に接続するように前記接
続回路を制御した後、再び、前記デジタルデータと前記
基準値との比較を行い、これによって、前記複数のアナ
ログデジタル変換器が故障かどうかを判断する。

【００１６】本発明の請求項７に係る課題解決手段は、
前記制御回路は、ＣＰＵ及び比較器からなり、前記制御
回路が行う処理のうち、前記比較については前記比較器
が行う。

【００１７】本発明の請求項８に係る課題解決手段は、
請求項１又は２記載のＡＤ変換器内蔵シングルチップマ
イクロコンピュータの故障を検出する方法であって、
（ａ）電圧生成装置を前記複数の外部端子に接続し、前
記電圧生成装置から前記複数の外部端子に電圧を印加す
るステップと、（ｂ）前記制御回路が前記複数のアナロ
グデジタル変換器に関する故障の有無を判断するステッ
プとを備える。

【００１８】本発明の請求項９に係る課題解決手段は、
請求項３〜６のいずれかに記載のＡＤ変換器内蔵シング
ルチップマイクロコンピュータの故障を検出する方法で
あって、（ａ）電圧生成装置を前記複数の外部端子に接
続し、前記電圧生成装置から前記複数の外部端子に電圧
を印加するとともに、前記電圧印加回路から前記外部端
子に前記所定電圧を印加するステップと、（ｂ）前記制
御回路が前記複数のアナログデジタル変換器に関する故
障の有無を判断するステップとを備える。

【００１９】

【発明の実施の形態】実施の形態１．図１は本発明の実
施の形態１のＡＤ変換器内蔵シングルチップマイクロコ
ンピュータを示すブロック図である。図１において、１
０１は実施の形態１のＡＤ変換器内蔵シングルチップマ
イクロコンピュータ、２００は実装ボード上の外部配線
であってセンサー３００をＡＤ変換器内蔵シングルチッ
プマイクロコンピュータ１０１に接続するためのもの、
４００はＡＤ変換器内蔵シングルチップマイクロコンピ
ュータ１０１にテスト用のアナログ信号を出力するため
のテスト信号生成装置（電圧生成装置）である。

【００２０】ＡＤ変換器内蔵シングルチップマイクロコ
ンピュータ１０１は、外部端子１ａ，１ｂ、外部端子２
ａ，２ｂ、セレクト回路３ａ，３ｂ、ＡＤ変換器４ａ，
４ｂ、データバス５、交換回路６、ＣＰＵ７（制御回
路）及びＲＯＭ８（記憶回路）を含む。

【００２１】セレクト回路３ａはレジスタ３ａａ及びセ
レクタ３ａｂを含む。セレクト回路３ｂはレジスタ３ｂ
ａ及びセレクタ３ｂｂを含む。レジスタ３ａａの入力端
子はデータバス５に接続されている。セレクタ３ａｂ
は、一方入力端子が外部端子１ａに接続され、他方入力
端子が外部端子２ａに接続され、制御端子がレジスタ３
ａａの出力端子に接続されている。

【００２２】セレクト回路３ｂはレジスタ３ｂａ及びセ
レクタ３ｂｂを含む。レジスタ３ｂａの入力端子はデー
タバス５に接続されている。レジスタ３ｂｂは、一方入
力端子が外部端子１ｂに接続され、他方入力端子が外部
端子２ｂに接続され、制御端子がレジスタ３ｂａの出力
端子に接続されている。

【００２３】ＡＤ変換器４ａ，４ｂは互いに内部構成が
同じである。ＡＤ変換器４ａはアナログ部４Ａａ（第１
の内部回路）及びデジタル部４Ｄａ（第２の内部回路）
によりなる。ＡＤ変換器４ｂはアナログ部４Ａｂ（第１
の内部回路）及びデジタル部４Ｄｂ（第２の内部回路）
よりなる。アナログ部４Ａａ，４Ａｂは互いに内部構成
が同じである。デジタル部４Ｄａ，４Ｄｂは互いに内部
構成が同じである。

【００２４】アナログ部４Ａａの入力端子はセレクタ３
ａｂの出力端子に接続されている。デジタル部４Ｄａの
出力端子及び制御端子はデータバス５に接続されてい
る。

【００２５】アナログ部４Ａｂの入力端子はセレクタ３
ｂｂの出力端子に接続されている。デジタル部４Ｄｂの
出力端子及び制御端子はデータバス５に接続されてい
る。

【００２６】交換回路６はレジスタ６ａ及びアナログデ
ジタル接続回路６ｂを含む。レジスタ６ａの入力端子は
データバス５に接続されている。アナログデジタル接続
回路６ｂはアナログ部４Ａａの端子ＴＡａ、デジタル部
４Ｄａの端子ＴＤａ、アナログ部４Ａｂの端子ＴＡｂ、
デジタル部４Ｄｂの端子ＴＤｂに接続されている。アナ
ログデジタル接続回路６ｂの制御端子はレジスタ６ａの
出力端子に接続されている。

【００２７】ＣＰＵ７はデータバス５に接続されてい
る。ＲＯＭ８はＣＰＵ７に接続されている。ＲＯＭ８に
は故障があるか否かの基準値（期待値）が格納されてい
る。

【００２８】外部端子１ａ，１ｂは外部配線２００に共
通に接続されている。外部配線２００にはセンサー３０
０が接続されている。

【００２９】アナログ部４Ａａ，４Ａｂの内部構成の例
を図２に示す。図２において、Ａはアナログ信号Ａａ又
はＡｂ、ＡＰはアナログ部４Ａａ又は４Ａｂ、ＴＡは端
子ＴＡａ又はＴＡｂである。アナログ部ＡＰはＤＡ変換
器ＡＰ１及びコンパレータＡＰ２を含む。ＤＡ変換器Ａ
Ｐ１は制御信号ＳＤを受け、アナログ参照電圧ＶＴを出
力する。コンパレータＡＰ２はアナログ参照電圧ＶＴと
アナログ信号Ａとを受け、１ビットデータＳＡを出力す
る。

【００３０】デジタル部４Ｄａ，４Ｄｂの内部構成を図
３に示す。図３において、デジタルデータＤはデジタル
データＤａ又はＤｂ、ＤＰはデジタル部４Ｄａ又は４Ｄ
ｂ、ＴＤは端子ＴＤａ又はＴＤｂ、Ｓ４は命令Ｓ４ａ又
はＳ４ｂである。デジタル部ＤＰはデータ保持回路ＤＰ
１、ＤＡ変換器制御回路ＤＰ２及びバッファＤＰ３を含
む。データ保持回路ＤＰ１は制御信号ＳＡを受ける。Ｄ
Ａ変換器制御回路ＤＰ２は命令Ｓ４及びデータ保持回路
ＤＰ１の１ビットデータｂ１，ｂ２を受ける。バッファ
ＤＰ３の入力端子はＤＡ変換器制御回路ＤＰ２の出力端
子に接続され、制御信号ＳＤを出力する。

【００３１】アナログ部ＡＰ及びデジタル部ＤＰの動作
は次の通りである。すなわち、ＤＡ変換器制御回路ＤＰ
２はＣＰＵ７からデータバス５を介して命令Ｓ４を受け
ると、まず、ＤＡ変換器ＡＰ１にアナログ参照電圧ＶＴ
２を出力させることを決める。コンパレータＡＰ２は、
アナログ参照電圧ＶＴ（アナログ参照電圧ＶＴ２）＜ア
ナログ信号Ａのとき、”１”の制御信号ＳＡを出力し、
そうでないとき、”０”の制御信号ＳＡを出力する。つ
まり、アナログ参照電圧とは、アナログ信号Ａを量子化
するための基準電圧である。データ保持回路ＤＰ１は、
このときの制御信号ＳＡを１ビットデータｂ１として格
納する。次に、ＤＡ変換器制御回路ＤＰ２は、１ビット
データｂ１が”０”のとき、アナログ参照電圧ＶＴ１を
出力させることを決め、そうでないとき、アナログ参照
電圧ＶＴ３を出力させることを決める。コンパレータＡ
Ｐ２は、先程と同様、アナログ参照電圧ＶＴ（アナログ
参照電圧ＶＴ３又はＶＴ１）＜アナログ信号Ａのと
き、”１”の制御信号ＳＡを出力し、そうでないと
き、”０”の制御信号ＳＡを出力する。データ保持回路
ＤＰ１は、このときの制御信号ＳＡを１ビットデータｂ
２として格納する。１ビットデータｂ１及び１ビットデ
ータｂ２はデジタルデータＤとして出力される。以上の
ようにして、ＡＤ変換器４ａ，４ｂはアナログ信号Ａ
ａ，ＡｂをデジタルデータＤａ，Ｄｂに変換する。な
お、デジタルデータＤが２ビットの場合を用いて説明し
たが、実際はデジタルデータＤは例えば１０ビット程度
である。

【００３２】次に動作について説明する。セレクト回路
３ａにおいて、レジスタ３ａａはデータバス５からの特
定の命令を保持し、これに従ってセレクタ３ａｂを制御
する。セレクト回路３ｂにおいて、レジスタ３ｂａはデ
ータバス５からの特定の命令を保持し、これに従ってセ
レクタ３ｂｂを制御する。交換回路６において、レジス
タ６ａはデータバス５からの特定の命令を保持し、これ
に従ってアナログデジタル接続回路６ｂを制御する。

【００３３】テスト信号生成装置４００は、ＲＯＭ８が
格納している期待値に対応するアナログ信号を出力す
る。テスト信号生成装置４００の望ましい内部構成を図
４に示す。テスト信号生成装置４００は端子４０１、レ
ジスタ４０２、ＤＡ変換器４０３及び端子４０４を含
む。端子４０１と図１のＡＤ変換器内蔵シングルチップ
マイクロコンピュータ１０１の出力端子（図示せず）と
を接続し、テスト信号生成装置４００の端子４０４と外
部端子２ａ，２ｂとを接続する。ＣＰＵ７はＲＯＭ８に
格納されている期待値を読み出し、端子４０１へ出力す
る。レジスタ４０２は端子４０１に与えられた期待値を
格納する。ＤＡ変換器４０３はレジスタ４０２に格納さ
れた期待値をアナログ信号に変換して端子４０４に出力
する。以上のようにして、テスト信号生成装置４００
は、ＲＯＭ８が格納している期待値に対応するアナログ
信号を出力する。

【００３４】セレクト回路３ａ，３ｂ、ＡＤ変換器４
ａ，４ｂ及び交換回路６が次のように動作するように、
ＣＰＵ７はデータバス５に命令を出力する。すなわち、
セレクタ３ａｂは外部端子２ａをＡＤ変換器４ａに導通
させ、セレクタ３ｂｂは外部端子２ｂをＡＤ変換器４ｂ
に導通させ、アナログデジタル接続回路６ｂはアナログ
部４Ａａとデジタル部４Ｄａとを互いに導通させ、アナ
ログ部４Ａｂとデジタル部４Ｄｂとを互いに導通させ
る。この状態で、Ａ／Ｄ変換を実行する。これによっ
て、アナログ信号Ａａはアナログ部４Ａａ及びデジタル
部４ＤａによってデジタルデータＤａに変換され、アナ
ログ信号Ａｂはアナログ部４Ａｂ及びデジタル部４Ｄｂ
によってデジタルデータＤｂに変換される。ＣＰＵ７は
データバス５を介してデジタルデータＤａ，Ｄｂを受
け、デジタルデータＤａ，Ｄｂと期待値とを比較する。
ＡＤ変換器４ａ，４ｂには、通常、誤差があるため、デ
ジタルデータＤａ，Ｄｂと期待値との比較は、デジタル
データＤａ，Ｄｂが期待値を含む基準範囲（例えば、基
準値±６）内であるかどうかで行うことが望ましい。Ｃ
ＰＵ７は、デジタルデータＤａが基準範囲内であれば、
アナログ部４Ａａ及びデジタル部４Ｄａが両方とも正常
であり、そうでなければ、アナログ部４Ａａ及びデジタ
ル部４Ｄａの少なくとも一方が異常であると判定する。
同様に、ＣＰＵ７は、デジタルデータＤｂが基準範囲内
であれば、アナログ部４Ａｂ及びデジタル部４Ｄｂが両
方とも正常であり、そうでなければ、アナログ部４Ａｂ
及びデジタル部４Ｄｂの少なくとも一方が異常であると
判定する。

【００３５】以上のように、デジタルデータＤａ，Ｄｂ
と基準値との比較を行うことによって、ＡＤ変換器４
ａ，４ｂのどちらが故障かどうかを判断できる。

【００３６】ＡＤ変換器４ａ，４ｂの両方に異常がある
と判断すれば、さらに、セレクト回路３ａ，３ｂ、ＡＤ
変換器４ａ，４ｂ及び交換回路６は次のように動作す
る。アナログデジタル接続回路６ｂはデジタル部４Ｄａ
とデジタル部４Ｄｂとを交換する。つまり、アナログ部
４Ａａとデジタル部４Ｄｂとを互いに導通させ、アナロ
グ部４Ａｂとデジタル部４Ｄａとを互いに導通させる。
この状態で、ＡＤ変換を実行することによって、アナロ
グ信号Ａａはアナログ部４Ａａ及びデジタル部４Ｄｂに
よってデジタルデータＤｂに変換され、アナログ信号Ａ
ｂはアナログ部４Ａｂ及びデジタル部４Ｄａによってデ
ジタルデータＤａに変換される。ＣＰＵ７はデータバス
５を介してデジタルデータＤａ，Ｄｂを受け、先程と同
様に、デジタルデータＤａ，Ｄｂと期待値とを比較す
る。そして、ＣＰＵ７は、デジタルデータＤａが基準範
囲内であれば、アナログ部４Ａｂ及びデジタル部４Ｄａ
が両方とも正常であり、そうでなければ、アナログ部４
Ａｂ及びデジタル部４Ｄａの少なくとも一方が異常であ
ると判定する。同様に、ＣＰＵ７は、デジタルデータＤ
ｂが基準範囲内であれば、アナログ部４Ａａ及びデジタ
ル部４Ｄｂが両方とも正常であり、そうでなければ、ア
ナログ部４Ａａ及びデジタル部４Ｄｂの少なくとも一方
が異常であると判定する。

【００３７】ＡＤ変換器４ａ，４ｂが両方とも故障して
いるのは非常にまれであるが、例えば、交換回路６がデ
ジタル部４Ｄａとデジタル部４Ｄｂとを交換する前で
は、デジタルデータＤａ，Ｄｂが両方とも基準範囲外で
ある場合、アナログ部４Ａａ及びデジタル部４Ｄａの少
なくとも一方が異常であり、アナログ部４Ａｂ及びデジ
タル部４Ｄｂの少なくとも一方が異常である、というこ
とになる。次に、アナログデジタル接続回路６ｂがデジ
タル部４Ｄａとデジタル部４Ｄｂとを交換した後では、
デジタルデータＤｂが基準範囲内であり、デジタルデー
タＤａが範囲外である場合、アナログ部４Ａａ及びデジ
タル部４Ｄｂが両方とも正常であり、アナログ部４Ａｂ
及びデジタル部４Ｄａの少なくとも一方が異常である、
ということになる。これらの結果、アナログ部４Ａａ及
びデジタル部４Ｄｂが正常であり、アナログ部４Ａｂ及
びデジタル部４Ｄａが異常であることを判定できる。

【００３８】以上のように、たとえ、ＡＤ変換器４ａ，
４ｂが両方とも異常と判定されても、デジタル部４Ｄ
ａ，４Ｄｂを交換することによって、アナログ部４Ａ
ａ，デジタル部４Ｄｂからなる正常なＡＤ変換器を構成
できる。そして、通常の状態では、アナログ部４Ａａ，
デジタル部４ＤｂからなるＡＤ変換器を構成し、セレク
タ３ａｂが外部端子１ａをＡＤ変換器４ａに導通させ、
セレクタ３ｂｂが外部端子１ｂをＡＤ変換器４ｂに導通
させるように、ＣＰＵ７はデータバス５に命令を出力す
る。これによって、センサー３００が出力するアナログ
信号は正常なアナログ部４Ａａ，デジタル部４Ｄｂから
なるＡＤ変換器によって正確なデジタルデータＤｂに変
換される。ＣＰＵ７はデジタルデータＤｂを採用してデ
ータ処理を行う。

【００３９】また、例えばアナログ部４Ａａ，４Ａｂ、
デジタル部４Ｄａが正常であり、デジタル部４Ｄｂが故
障している場合、交換回路６がアナログ部４Ａａとデジ
タル部４Ｄａとを接続し、アナログ部４Ａａ及びデジタ
ル部４Ｄａによってアナログ信号Ａａをデジタルデータ
Ｄａに変換し、次に、交換回路６がアナログ部４Ａｂと
デジタル部４Ｄａとを接続し、アナログ部４Ａｂ及びデ
ジタル部４Ｄａによってアナログ信号Ａｂをデジタルデ
ータＤａに変換することもできる。

【００４０】実施の形態２．図５は本発明の実施の形態
２のＡＤ変換器内蔵シングルチップマイクロコンピュー
タを示すブロック図である。図５において、１０２は実
施の形態２のＡＤ変換器内蔵シングルチップマイクロコ
ンピュータである。

【００４１】ＡＤ変換器内蔵シングルチップマイクロコ
ンピュータ１０２は、外部端子１ａ，１ｂ、ＡＤ変換器
４ａ，４ｂ、データバス５、ＣＰＵ７、ＲＯＭ８、電圧
印加回路９ａ，９ｂを含む。

【００４２】電圧印加回路９ａは、外部端子１ａ、ＡＤ
変換器４ａ及びデータバス５に接続され、ＣＰＵ７から
データバス５を介して命令Ｓ９ａａ，Ｓ９ａｂを受け、
命令Ｓ９ａａ，Ｓ９ａｂに応じて、アナログ参照電圧Ｖ
ＴａをＡＤ変換器４ａから取り出して外部端子１ａに出
力する。電圧印加回路９ｂは、外部端子１ｂ、ＡＤ変換
器４ｂ及びデータバス５に接続され、ＣＰＵ７からデー
タバス５を介して命令Ｓ９ｂａ，Ｓ９ｂｂを受け、命令
Ｓ９ｂａ，Ｓ９ｂｂに応じて、アナログ参照電圧ＶＴｂ
をＡＤ変換器４ｂから取り出して外部端子１ｂに出力す
る。図５のその他の符号は図１に対応している。

【００４３】ＡＤ変換器４ａ，４ｂ及び電圧印加回路９
ａ，９ｂの内部構成を図６に示す。図６において、４は
ＡＤ変換器４ａ又は４ｂ、９は電圧印加回路９ａ又は９
ｂ、ＶＴはアナログ参照電圧ＶＴａ又はＶＴｂ、Ｓ９ａ
は命令Ｓ９ａａ又はＳ９ｂａ、Ｓ９ｂは命令Ｓ９ａｂ又
はＳ９ｂｂである。

【００４４】電圧印加回路９はアナログ参照電圧出力制
御レジスタ９ｃ、アナログ参照電圧出力制御レジスタ９
ｄ、バッファ９ｅ及びトランジスタ９ｆを含む。アナロ
グ参照電圧出力制御レジスタ９ｃは、入力端子がデータ
バス５に接続され、命令Ｓ９ａを格納する。アナログ参
照電圧出力制御レジスタ９ｄは、入力端子がデータバス
５に接続され、命令Ｓ９ｂを格納する。バッファ９ｅ
は、入力端子がアナログ参照電圧出力制御レジスタ９ｄ
の出力端子に接続され、出力端子がＤＡ変換器ＡＰ１の
制御端子に接続され、制御端子がアナログ参照電圧出力
制御レジスタ９ｃの出力端子に接続されている。トラン
ジスタ９ｆは入力端子がＤＡ変換器ＡＰ１の出力端子に
接続され、出力端子が外部端子１ａ又は１ｂに接続さ
れ、制御端子がアナログ参照電圧出力制御レジスタ９ｃ
の出力端子に接続されている。図６のその他の符号は図
２及び図３に対応している。

【００４５】次に電圧印加回路９ａ，９ｂの動作につい
て説明する。アナログ参照電圧出力制御レジスタ９ｃは
データバス５からの特定の命令を保持し、これに従って
バッファＤＰ３、バッファ９ｅ、トランジスタ９ｆを制
御する。アナログ参照電圧出力制御レジスタ９ｄはデー
タバス５からの特定の命令を保持し、これに従ってバッ
ファ９ｅを制御する。アナログ参照電圧出力制御レジス
タ９ｄに格納される命令は、ＣＰＵ７がＲＯＭ８から読
み出した期待値を示す。アナログ参照電圧出力制御レジ
スタ９ｃ及びアナログ参照電圧出力制御レジスタ９ｄの
制御によって、バッファＤＰ３、バッファ９ｅ、トラン
ジスタ９ｆは次のように動作する。すなわち、トランジ
スタ９ｆはアナログ参照電圧ＶＴを出力するか否かを選
択実行する。トランジスタ９ｆがアナログ参照電圧ＶＴ
を出力する場合、バッファ９ｅが駆動し、バッファＤＰ
３が駆動しないので、アナログ参照電圧ＶＴがアナログ
参照電圧ＶＴ１〜ＶＴ３のいずれであるかはアナログ参
照電圧出力制御レジスタ９ｄに格納された期待値によっ
て決まる。逆に、トランジスタ９ｆがアナログ参照電圧
ＶＴを出力しない場合、バッファＤＰ３が駆動し、バッ
ファ９ｅが駆動しないので、アナログ参照電圧ＶＴがア
ナログ参照電圧ＶＴ１〜ＶＴ３のいずれであるかはＤＡ
変換器制御回路ＤＰ２によって決まる。

【００４６】次に図５のＡＤ変換器内蔵シングルチップ
マイクロコンピュータ１０２の動作について図７及び図
８を用いて説明する。図７の動作によれば、ＡＤ変換器
４ａが正常であるかどうかを判定できる。

【００４７】まず、予め、センサー３００（電圧生成装
置）を外部配線２００からフローティング状態にしてお
く（ステップＳ２０１ａ）。次に、ＡＤ変換器４ａ，４
ｂ及び電圧印加回路９ａ，９ｂが次のように動作するよ
うに、ＣＰＵ７はデータバス５に命令を出力する。すな
わち、命令Ｓ９ｂｂによって、ＲＯＭ８内の期待値を電
圧印加回路９ｂ内に設定する。これによって、期待値に
対応するアナログ参照電圧ＶＴｂが決まる（ステップＳ
２０２ａ）。初回は、アナログ参照電圧ＶＴｂを例えば
アナログ参照電圧ＶＴ１にする。

【００４８】次に、命令Ｓ９ｂａによって、電圧印加回
路９ｂはアナログ参照電圧ＶＴｂを出力する（ステップ
Ｓ２０３ａ）。アナログ参照電圧ＶＴｂは、外部端子１
ｂ、外部配線２００、外部端子１ａを経由してＡＤ変換
器４ａに伝搬する。

【００４９】次に、命令Ｓ４ａによって、ＡＤ変換器４
ａはＡ／Ｄ変換を実行する。これによって、ＡＤ変換器
４ａはアナログ信号ＡａをデジタルデータＤａに変換す
る（ステップＳ２０４ａ）。

【００５０】デジタルデータＤａはデータバス５を介し
てＣＰＵ７に伝搬する。ＣＰＵ７はデジタルデータＤａ
を保持する（ステップＳ２０５ａ）。

【００５１】ＣＰＵ７はデジタルデータＤａと期待値と
を比較する（ステップＳ２０６ａ）。電圧印加回路９ｂ
等によるアナログ参照電圧ＶＴｂの電圧降下や電圧印加
回路９ａの誤差があるため、デジタルデータＤａと期待
値との比較は、デジタルデータＤａが期待値を含むある
基準範囲（例えば、期待値±６）内であるかどうかで行
うことが望ましい。ＣＰＵ７は、デジタルデータＤａが
基準範囲内であれば、ＡＤ変換器４ａが正常であり、そ
うでなければ、ＡＤ変換器４ａが異常であると判定す
る。

【００５２】ＡＤ変換器４ａが正常であると判定されれ
ば、ステップＳ２０７ａに進み、ＡＤ変換器４ａが異常
であると判定されれば、ステップＳ２０８ａに進む。

【００５３】ステップＳ２０７ａでは、全ての測定ポイ
ントＶＴ１〜ＶＴ３に対して行われたなら、終了し、そ
うでなければ、残りの測定ポイントに対して、ステップ
Ｓ２０２ａ〜Ｓ２０６ａを行う。ステップＳ２０８ａで
は、ＡＤ変換器４ａに異常がある旨を出力して終了す
る。

【００５４】ＡＤ変換器４ａと同様に、ＡＤ変換器４ｂ
についても正常であるかどうかを判定する。この場合の
動作を図８に示す。図８のステップＳ２０１ｂ〜Ｓ２０
８ｂは図７のステップＳ２０１ａ〜Ｓ２０８ａに対応し
ているので説明を省略する。

【００５５】以上の図７及び図８の動作によって、ＡＤ
変換器４ａ，４ｂが正常であるかどうかを判定できる。
ＡＤ変換器４ａ，４ｂが両方とも異常と判定された場合
は、外部配線２００が断線している可能性のあることが
分かる。

【００５６】さらに、外部配線２００の断線を検出した
ければ次のように動作してもよい。すなわち、図７及び
図８と異なり、センサー３００を外部配線２００に接続
したままにしておく。時間と外部端子１ａ，１ｂの電圧
との関係を図９に示す。センサー出力電圧は、電圧Ｖ３
〜Ｖ４までの範囲内で変動する。アナログ参照電圧は電
圧Ｖ１〜Ｖ６の範囲内であり、電圧Ｖ３〜Ｖ４の範囲を
含む。すなわち、センサー出力電圧は、ＡＤ変換可能な
電圧Ｖ１〜Ｖ６の中間付近で変動する。

【００５７】アナログ参照電圧とセンサー出力電圧とが
ショートすると、外部端子１ａ，１ｂの電圧はアナログ
参照電圧に近づく。しかし、電圧印加回路９ａ，９ｂの
ドライブ能力が弱くなるように設計することによって、
アナログ参照電圧Ｖ６に対し、外部端子１ａ，１ｂの電
圧は電圧Ｖ４〜Ｖ６までの間の電圧Ｖ５、あるいは、ア
ナログ参照電圧Ｖ１に対し、外部端子１ａ，１ｂの電圧
は電圧Ｖ１〜Ｖ３までの間の電圧Ｖ２に設定できる。よ
って、アナログ参照電圧とセンサー出力電圧とがショー
トしていると、アナログ参照電圧がＶ６のときは、外部
端子１ａ，１ｂの電圧はＶ４〜Ｖ６の範囲内であり、逆
に、アナログ参照電圧がＶ１のときは、外部端子１ａ，
１ｂの電圧はＶ１〜Ｖ３の範囲内である。つまり、外部
端子１ａ，１ｂの電圧はアナログ参照電圧Ｖ１，Ｖ６の
値からずれる。これらのことを利用した動作を図１０〜
図１３に示す。

【００５８】まず、センサー３００を外部配線２００に
接続したままで、ＡＤ変換器４ａ，４ｂ及び電圧印加回
路９ａ，９ｂが次のように動作するように、ＣＰＵ７は
データバス５に命令を出力する。すなわち、命令Ｓ９ｂ
ｂによって、ＲＯＭ８内の期待値を電圧印加回路９ｂ内
に設定する（図１０のステップＳ３０１ａ）。この期待
値はＶ６又はＶ１に対応する値である。これによって、
アナログ参照電圧ＶＴｂはＶ６又はＶ１になる（ステッ
プＳ３０２ａ）。

【００５９】次に、命令Ｓ４ａによって、ＡＤ変換器４
ａのＡ／Ｄ変換を実行する。これによって、ＡＤ変換器
４ａはアナログ信号ＡａをデジタルデータＤａに変換す
る（ステップＳ３０３ａ）。ＣＰＵ７はデジタルデータ
Ｄａを保持する（ステップＳ３０４ａ）。

【００６０】次に、ＣＰＵ７はデジタルデータＤａと期
待値とを比較する（ステップＳ３０５ａ）。ＣＰＵ７
は、デジタルデータＤａが基準範囲内（例えば、期待値
±６）であれば、正常ならば期待値からずれるはずなの
がずれていないので、どこかが異常であると判定し、ス
テップＳ３０６ａを行い、そうでなければ、図１１のス
テップＳ３０７ａを行う。

【００６１】ステップＳ３０７ａ及びステップＳ３０８
ａは、それぞれステップＳ３０１ａ及びステップＳ３０
２ａと同様である。但し、ステップＳ３０７ａ及びステ
ップＳ３０８ａは、期待値及びアナログ参照電圧がステ
ップＳ３０１ａ及びステップＳ３０２ａと同じなら、省
略してもよい。

【００６２】次に、ステップＳ３０３ａ及びＳ３０４ａ
同様、ＡＤ変換器４ａはアナログ信号Ａａをデジタルデ
ータＤａに変換し（ステップＳ３０９ａ）、ＣＰＵ７は
デジタルデータＤａを保持する（ステップＳ３１０
ａ）。

【００６３】次に、ＣＰＵ７は、デジタルデータＤａが
Ｖ３に対応する期待値〜Ｖ４に対応する期待値の範囲外
かどうかを判定する。ＣＰＵ７は、デジタルデータＤａ
が前記範囲外であれば、ステップＳ３１２ａを行い、そ
うでなければ、ＡＤ変換器４ａに故障があると判定し、
ＡＤ変換器４ａに故障がある旨を出力して（ステップＳ
３１３ａ）、ステップＳ３０１ｂを行う。なお、ステッ
プＳ３１３ａが処理されるときは、例えばＡＤ変換器４
ａ自身に故障がある場合の他に、区間Ｙが断線している
場合等が考えられる。区間Ｙが断線していると、外部端
子１ａの電位が不定になり、たとえＡＤ変換器４ａが正
常であっても、デジタルデータＤａが前記範囲内になる
ことがあるからである。

【００６４】ステップＳ３１２ａでは、ステップＳ３０
９ａをｎ回実行したかどうかを判定する。ステップＳ３
０９ａをｎ回実行してなければ、再び、ステップＳ３０
９ａを行い、そうでなければ、ＡＤ変換器４ａは正常で
あると判定し、その旨を出力して（ステップＳ３１４
ａ）、ステップＳ３０１ｂを行う。

【００６５】図１２及び図１３のステップＳ３０１ｂ〜
Ｓ３１４ｂでは、ステップＳ３０１ａ〜Ｓ３１４ａと同
様に、ＡＤ変換器４ｂが正常であるかどうかを判定す
る。なお、ステップＳ３１３ｂの考え方と同様に、ステ
ップＳ３１３ｂが処理されるときは、例えばＡＤ変換器
４ｂ自身に故障がある場合の他に、区間Ｚが断線してい
る場合等が考えられる。

【００６６】ステップＳ３０６ｂが処理されると、ステ
ップＳ３１５に移る。ステップＳ３０６ａ及びステップ
Ｓ３０６ｂが両方行われた場合、単に外部配線２００の
アナログ信号Ａが断線している可能性がある。そこで、
ステップＳ３１５では、ステップＳ３０６ａ，Ｓ３０６
ｂの両方が行われた場合、ＣＰＵ７はステップＳ３０６
ａ，Ｓ３０６ｂのときのデジタルデータＤａとデジタル
データＤｂとを比較する（ステップＳ３１５）。なお、
デジタルデータＤａとデジタルデータＤｂとの比較は、
誤差を含めて、例えばデジタルデータＤａ±３がデジタ
ルデータＤｂ±３に等しいかどうかで行う。ＣＰＵ７
は、誤差を含めて、デジタルデータＤａがデジタルデー
タＤｂに等しければ、ステップＳ３１６に進む。それ以
外の場合は、処理を終了する。ステップＳ３１６では、
単に外部配線２００の区間Ｘが断線している可能性が高
い旨を出力して終了する。

【００６７】以上のように、実施の形態１同様、デジタ
ルデータＤａ，Ｄｂと基準値との比較を行うことによっ
て、ＡＤ変換器４ａ，４ｂのどちらが故障かどうかを判
断できる。

【００６８】さらに、電圧印加回路９ａ，９ｂはＡＤ変
換器４ａ，４ｂのアナログ参照電圧ＶＴを利用すること
によって、回路構成を簡単にし、アナログ参照電圧ごと
にＡＤ変換器４ａ，４ｂが故障かどうかを判断できる。

【００６９】実施の形態３．図１４は本発明の実施の形
態３のＡＤ変換器内蔵シングルチップマイクロコンピュ
ータ１０３を示すブロック図である。図１４は図５の電
圧印加回路９ａ，９ｂを電圧印加回路１０ａ，１０ｂに
置き換えたものである。図５の電圧印加回路９ａ，９ｂ
は、ＡＤ変換器４ａ，４ｂからアナログ参照電圧を取り
出して出力していたが、図１４の電圧印加回路１０ａ，
１０ｂはドライバ１０ａｂ，１０ｂｂがアナログ参照電
圧を生成して出力する。

【００７０】電圧印加回路１０ａはレジスタ１０ａａ及
びドライバ１０ａｂを含む。電圧印加回路１０ｂはレジ
スタ１０ｂａ及びドライバ１０ｂｂを含む。レジスタ１
０ａａは、入力端子がデータバス５に接続され、命令Ｓ
１０ａを格納する。レジスタ１０ａａはデータバス５か
らの特定の命令を保持し、これに従ってドライバ１０ａ
ｂを制御する。ドライバ１０ａｂはレジスタ１０ａａの
制御に応じて、アナログ参照電圧ＶＴａを生成して外部
端子１ａに出力するか否かを選択実行する。

【００７１】電圧印加回路１０ｂは電圧印加回路１０ａ
と同様である。つまり、電圧印加回路１０ｂはレジスタ
１０ｂａ及びドライバ１０ｂｂを含む。レジスタ１０ｂ
ａは、入力端子がデータバス５に接続され、命令Ｓ１０
ｂを格納する。レジスタ１０ｂａはデータバス５からの
特定の命令を保持し、これに従ってドライバ１０ｂｂを
制御する。ドライバ１０ｂｂはレジスタ１０ｂａの制御
に応じて、アナログ参照電圧ＶＴｂを生成して外部端子
１ｂに出力するか否かを選択実行する。

【００７２】ドライバ１０ａｂ，１０ｂｂが出力するア
ナログ参照電圧ＶＴａ，ＶＴｂは電圧Ｖ６に対応する電
源レベルＶｃｃあるいは電圧Ｖ１に対応する接地レベル
Ｖｓｓのどちらか一方である。

【００７３】以上のように、図１４の電圧印加回路１０
ａ，１０ｂは図５の電圧印加回路９ａ，９ｂと等価な働
きをするので、図１４のＡＤ変換器内蔵シングルチップ
マイクロコンピュータ１０３は図１０〜図１３と同様の
動作をすることができる。

【００７４】また、アナログ参照電圧ＶＴａを外部端子
１ａに出力してＡＤ変換器４ａ，４ｂにＡ／Ｄ変換を一
斉に実行させたり、アナログ参照電圧ＶＴｂを外部端子
１ｂに出力してＡＤ変換器４ａ，４ｂにＡ／Ｄ変換を一
斉に実行させたりできる。よって、センサー３００を外
部配線２００に接続したままで、ＣＰＵ７はＡＤ変換器
４ａ，４ｂに一斉にＡ／Ｄ変換を実行させることによっ
て、外部配線２００のうち、区間Ｘ，Ｙ，Ｚが断線して
いる可能性が非常に高いと判定することができる。例え
ば、ＣＰＵ７はアナログ参照電圧ＶＴａを出力させ、デ
ジタルデータＤａがアナログ参照電圧ＶＴａに対応して
いれば、センサー３００のアナログ信号と無関係を意味
するので、区間Ｙが断線していると判定できる。同様
に、アナログ参照電圧ＶＴｂを出力させ、デジタルデー
タＤｂがアナログ参照電圧ＶＴｂに対応していれば、区
間Ｚが断線していると判定できる。さらに、ＣＰＵ７は
例えばアナログ参照電圧ＶＴａを出力させ、デジタルデ
ータＤａ，Ｄｂが両方ともアナログ参照電圧ＶＴａに対
応していれば、区間Ｘが断線していると判定できる。

【００７５】実施の形態４．図１５は本発明の実施の形
態４のＡＤ変換器内蔵シングルチップマイクロコンピュ
ータ１０４を示すブロック図である。図１５は図５に接
続回路１１を加えたものである。

【００７６】接続回路１１はレジスタ１１ａ及びトラン
ジスタ１１ｂを含む。レジスタ１１ａは、入力端子がデ
ータバス５に接続され、命令Ｓ１１を格納する。レジス
タ１１ａはデータバス５からの特定の命令を保持し、こ
れに従ってトランジスタ１１ｂを制御する。トランジス
タ１１ｂはレジスタ１１ａの制御に応じて、外部端子１
ａと外部端子１ｂとを電気的に接続するか否かを選択実
行する。

【００７７】次に動作について説明する。ＡＤ変換器４
ａ，４ｂ、電圧印加回路９ａ，９ｂ、接続回路１１が次
のように動作するように、ＣＰＵ７はデータバス５に命
令を出力する。すなわち、まず、外部端子１ａ，１ｂを
トランジスタ１１ｂを介して電気的に接続していない状
態で、図７、図８あるいは図１０〜図１３の動作を行
う。ここで、故障があると判断されて終了したとき、ト
ランジスタ１１ｂは外部端子１ａと外部端子１ｂとを電
気的に接続する。その後、再び、図７，図８あるいは図
１０〜図１３の動作を最初からやり直す。これによっ
て、外部配線２００とは無関係に、ＡＤ変換器４ａ，４
ｂが故障かどうかを判断できる。この結果、ＡＤ変換器
４ａ，４ｂが故障でないと判断されれば、外部配線２０
０が断線している。この場合、外部配線２００に代えて
接続回路１１によって外部端子１ａ，１ｂを電気的に接
続しておくことができる。

【００７８】実施の形態５．図１６は本発明の実施の形
態５のＡＤ変換器内蔵シングルチップマイクロコンピュ
ータ１０５を示すブロック図である。図１６は図５に非
一致検出器１２（比較器）を加えたものである。

【００７９】非一致検出器１２は、第１入力端子がＡＤ
変換器４ａの出力端子に接続され、第２入力端子ＡＤ変
換器４ｂの出力端子に接続され、第３入力端子が命令Ｓ
９ａｂを受け、第４入力端子が命令Ｓ９ｂｂを受け、出
力端子がＣＰＵ７に接続されている。

【００８０】実施の形態５では、ＣＰＵ７及び非一致検
出器１２が制御回路を構成する。

【００８１】次に動作について説明する。非一致検出器
１２は、ＣＰＵ７の動作と独立して動き、命令Ｓ９ａ
ｂ，Ｓ９ｂｂを受けて、これらを保持する。命令Ｓ９ａ
ｂ，Ｓ９ｂｂは先に述べたとおり、期待値を示す。非一
致検出器１２は、デジタルデータＤａと命令Ｓ９ａｂの
期待値とを比較する。電圧印加回路９ｂ等によるアナロ
グ参照電圧ＶＴｂの電圧降下や電圧印加回路９ａの誤差
があるため、デジタルデータＤａと期待値との比較は、
デジタルデータＤａが期待値を含むある基準範囲（例え
ば、期待値±６）内であるかどうかで行うことが望まし
い。非一致検出器１２は、デジタルデータＤａが基準範
囲内であれば、ＡＤ変換器４ａが正常であると判定し、
そうでなければ、ＡＤ変換器４ｂが異常であると判定
し、割り込み信号をＣＰＵ７に出力する。

【００８２】あるいは、非一致検出器１２は、デジタル
データＤｂと命令Ｓ９ｂｂの期待値とを比較する。デジ
タルデータＤｂと期待値との比較は、デジタルデータＤ
ｂが期待値を含むある基準範囲内であるかどうかで行う
ことが望ましい。非一致検出器１２は、デジタルデータ
Ｄｂが基準範囲内であれば、ＡＤ変換器４ｂが正常であ
ると判定し、そうでなければ、ＡＤ変換器４ａが異常で
あると判定し、割り込み信号をＣＰＵ７に出力する。

【００８３】次に動作について、まず、図１７を用いて
説明する。図１７は図７のステップＳ２０６ａをステッ
プＳ２０９ａに置き換え、ステップＳ２１０ａを加えた
ものである。ステップＳ２０５ａは、ＣＰＵ７がデジタ
ルデータＤａを保持する必要がなければ、省略してもよ
い。ステップＳ２０９ａでは、非一致検出器１２は上述
のようにしてＡＤ変換器４ａが異常であると判定すれ
ば、割り込み信号をＣＰＵ７に出力する（ステップＳ２
１０ａ）。ＣＰＵ７は、非一致検出器１２がステップＳ
２０９ａの処理を終了するころにステップＳ２０７ａを
処理するが、もし、非一致検出器１２から割り込みを受
けると、ＡＤ変換器４ａに異常がある旨を出力して終了
する（ステップＳ２０８ａ）。このように、ＣＰＵ７に
代わって、非一致検出器１２がデジタルデータと期待値
との比較を行う。

【００８４】図１８についても同様である。つまり、図
１８は図８のステップＳ２０６ｂをステップＳ２０９ｂ
に置き換え、ステップＳ２１０ｂを加えたものである。
ステップＳ２０９ｂでは、非一致検出器１２は上述のよ
うに、デジタルデータＤｂが基準範囲内であれば、ＡＤ
変換器４ｂが正常であると判定して、ステップＳ２０７
ｂに移る。そうでなければ、非一致検出器１２は、ＡＤ
変換器４ｂが異常であると判定し、割り込み信号をＣＰ
Ｕ７に出力する（ステップＳ２１０ｂ）。ＣＰＵ７はこ
の割り込みを受けると、ＡＤ変換器４ｂに異常がある旨
を出力して終了する（ステップＳ２０８ｂ）。

【００８５】または、図１０〜図１３の動作を行っても
よい。但し、ステップＳ３０５ａ，Ｓ３０５ｂはＣＰＵ
７に代わって、非一致検出器１２がデジタルデータと期
待値との比較を行う。

【００８６】以上のように、デジタルデータＤａ，Ｄｂ
と期待値との比較については非一致検出器１２が行うの
で、ＣＰＵ７の負荷が軽減する。

【００８７】実施の形態６．図１９は本発明の実施の形
態６のＡＤ変換器内蔵シングルチップマイクロコンピュ
ータ１０６を示すブロック図である。図１９は図１４に
非一致検出器１３（比較器）を加えたものである。

【００８８】非一致検出器１３は、第１入力端子がＡＤ
変換器４ａの出力端子に接続され、第２入力端子がＡＤ
変換器４ｂの出力端子に接続され、出力端子がＣＰＵ７
に接続されている。非一致検出器１３には予め期待値が
設定されている。

【００８９】実施の形態６では、ＣＰＵ７及び非一致検
出器１３が制御回路を構成する。

【００９０】次に動作については、実施の形態３と同様
である。但し、非一致検出器１３は、ＣＰＵ７の動作と
独立して動き、デジタルデータＤａと期待値とを比較す
る。電圧印加回路９ｂ等によるアナログ参照電圧ＶＴｂ
の電圧降下や電圧印加回路９ａの誤差があるため、デジ
タルデータＤａと期待値との比較は、デジタルデータＤ
ａが期待値を含むある基準範囲（例えば、期待値±６）
内であるかどうかで行うことが望ましい。非一致検出器
１３は、デジタルデータＤａが基準範囲内であれば、Ａ
Ｄ変換器４ａが正常であると判定し、そうでなければ、
ＡＤ変換器４ａが異常であると判定し、割り込み信号を
ＣＰＵ７に出力する。

【００９１】あるいは、非一致検出器１３は、デジタル
データＤｂと期待値とを比較する。電圧印加回路９ｂ等
によるアナログ参照電圧ＶＴｂの電圧降下や電圧印加回
路９ｂの誤差があるため、デジタルデータＤｂと期待値
との比較は、デジタルデータＤｂが期待値を含むある基
準範囲（例えば、期待値±６）内であるかどうかで行う
ことが望ましい。非一致検出器１３は、デジタルデータ
Ｄｂが基準範囲内であれば、ＡＤ変換器４ｂが正常であ
ると判定し、そうでなければ、ＡＤ変換器４ｂが異常で
あると判定し、割り込み信号をＣＰＵ７に出力する。Ｃ
ＰＵ７はこの割り込み信号を受けると、ＡＤ変換器４ｂ
に異常がある旨を出力する。

【００９２】または、図１０〜図１３の動作を行っても
よい。但し、ステップＳ３０５ａ，Ｓ３０５ｂはＣＰＵ
７に代わって、非一致検出器１３がデジタルデータと期
待値との比較を行う。

【００９３】以上のように、デジタルデータＤａ，Ｄｂ
と期待値との比較については非一致検出器１３が行うの
で、ＣＰＵ７の負荷が軽減する。

【００９４】変形例．なお、実施の形態１〜６は互いに
組み合わせてもよい。つまり、図１の交換回路６、図５
の電圧印加回路９ａ，９ｂ、図１４の電圧印加回路１０
ａ，１０ｂ、図１５の接続回路１１、図１６の非一致検
出器１２、図１９の非一致検出器１３は任意に選択して
組み合わせてもよい。

【００９５】また、記憶回路はＲＯＭ８以外でもよい。

【００９６】

【発明の効果】請求項１記載の発明によれば、デジタル
データと基準値との比較を行うことによって、複数のア
ナログデジタル変換器のどちらが故障かどうかを判断す
ることができる。これによって、正常なアナログデジタ
ル変換器を用い、故障のアナログデジタル変換器を用い
ずに、アナログ信号をデジタルデータに変換できる。

【００９７】請求項２記載の発明によれば、例えば、制
御回路は、複数のアナログデジタル変換器のいくつかを
故障と判断したとき、故障と判断されたいくつかのアナ
ログデジタル変換器の間で、内部回路を交換するように
交換回路を制御するようにすれば、たとえ、複数のアナ
ログデジタル変換回路の全てが故障と判断されても、内
部回路を交換することによって、正常なアナログデジタ
ル変換器を構成できる。

【００９８】請求項３記載の発明によれば、ＡＤ変換器
内蔵シングルチップマイクロコンピュータは自身で外部
端子に所定電圧を印加するので、たとえ、外部から外部
端子にアナログ信号が入力されていなくても、複数のア
ナログデジタル変換器が故障かどうかを判断できる。

【００９９】請求項４記載の発明によれば、複数のアナ
ログデジタル変換器と無関係に、外部端子に所定電圧を
印加できる。

【０１００】請求項５記載の発明によれば、アナログデ
ジタル変換器のアナログ参照電圧を利用することによっ
て、回路構成を簡単にし、アナログ参照電圧ごとにアナ
ログデジタル変換器が故障かどうかを判断できる。

【０１０１】請求項６記載の発明によれば、複数の外部
端子を外部配線で共通に電気的に接続した状態で、アナ
ログデジタル変換器が故障かどうかを判断するとき、単
に外部配線が断線していることによって、アナログデジ
タル変換器が故障と判断されることがある。そこで、制
御回路は、複数のアナログデジタル変換器が故障である
と判断したとき、複数の外部端子を互いに電気的に接続
するように接続回路を制御した後、再び、デジタルデー
タと基準値との比較を行うようにすれば、外部配線とは
無関係に、アナログデジタル変換器が故障かどうかを判
断できる。この結果、アナログデジタル変換器が故障で
ないと判断されれば、外部配線が断線していると判断で
きる。さらに、外部配線が断線していると判断された場
合、外部配線に代わって接続回路が複数の外部端子を電
気的に接続しておくことができる。

【０１０２】請求項７記載の発明によれば、ＣＰＵの負
荷が軽減する。

【０１０３】請求項８記載の発明によれば、電圧生成装
置を用いて、複数のアナログデジタル変換器に関する故
障の有無を判断できる。

【０１０４】請求項９記載の発明によれば、電圧生成装
置及び電圧印加回路を用いて、複数のアナログデジタル
変換器に関する故障の有無を判断できる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１のＡＤ変換器内蔵シン
グルチップマイクロコンピュータを示すブロック図であ
る。

【図２】 本発明の実施の形態１のアナログデジタル変
換器のアナログ部を示すブロック図である。

【図３】 本発明の実施の形態１のアナログデジタル変
換器のデジタル部を示すブロック図である。

【図４】 本発明の実施の形態１のテスト信号生成装置
を示すブロック図である。

【図５】 本発明の実施の形態２のＡＤ変換器内蔵シン
グルチップマイクロコンピュータを示すブロック図であ
る。

【図６】 本発明の実施の形態２の電圧印加回路とアナ
ログデジタル変換器を示すブロック図である。

【図７】 本発明の実施の形態２のＡＤ変換器内蔵シン
グルチップマイクロコンピュータの動作を説明するため
のフローチャートである。

【図８】 本発明の実施の形態２のＡＤ変換器内蔵シン
グルチップマイクロコンピュータの動作を説明するため
のフローチャートである。

【図９】 本発明の実施の形態２の時間と外部端子の電
圧との関係を示すグラフである。

【図１０】 本発明の実施の形態２のＡＤ変換器内蔵シ
ングルチップマイクロコンピュータの動作を説明するた
めのフローチャートである。

【図１１】 本発明の実施の形態２のＡＤ変換器内蔵シ
ングルチップマイクロコンピュータの動作を説明するた
めのフローチャートである。

【図１２】 本発明の実施の形態２のＡＤ変換器内蔵シ
ングルチップマイクロコンピュータの動作を説明するた
めのフローチャートである。

【図１３】 本発明の実施の形態２のＡＤ変換器内蔵シ
ングルチップマイクロコンピュータの動作を説明するた
めのフローチャートである。

【図１４】 本発明の実施の形態３のＡＤ変換器内蔵シ
ングルチップマイクロコンピュータを示すブロック図で
ある。

【図１５】 本発明の実施の形態４のＡＤ変換器内蔵シ
ングルチップマイクロコンピュータを示すブロック図で
ある。

【図１６】 本発明の実施の形態５のＡＤ変換器内蔵シ
ングルチップマイクロコンピュータを示すブロック図で
ある。

【図１７】 本発明の実施の形態５のＡＤ変換器内蔵シ
ングルチップマイクロコンピュータの動作を説明するた
めのフローチャートである。

【図１８】 本発明の実施の形態５のＡＤ変換器内蔵シ
ングルチップマイクロコンピュータの動作を説明するた
めのフローチャートである。

【図１９】 本発明の実施の形態６のＡＤ変換器内蔵シ
ングルチップマイクロコンピュータを示すブロック図で
ある。

【図２０】 従来のＡＤ変換器内蔵シングルチップマイ
クロコンピュータを示すブロック図である。

【符号の説明】

１ａ，１ｂ 外部端子、４ａ，４ｂ アナログデジタル
変換器、５ データバス、６ 交換回路、９ａ，９ｂ，
１０ａ，１０ｂ 電圧印加回路、１１ 接続回路。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B048 AA12 CC01 CC02 DD10 EE01 5B062 CC01 DD07 DD10 JJ07 5J022 AA01 AA02 AB01 AC04 BA00 CB02 CE08 CF01 CG01

Claims (9)

【特許請求の範囲】
1. 【請求項１】 外部からアナログ信号を印加するための
   複数の外部端子と、 前記複数の外部端子にそれぞれ接続され、互いに内部構
   成が同じであって、前記外部端子からの前記アナログ信
   号をデジタルデータに変換するための複数のアナログデ
   ジタル変換器と、 故障があるか否かの基準値を格納する記憶回路と、 前記複数のアナログデジタル変換器及び前記記憶回路に
   接続され、前記複数のアナログデジタル変換器から前記
   デジタルデータを受け、前記記憶回路から前記基準値を
   受ける制御回路と、を備え、 前記制御回路は前記デジタルデータと前記基準値との比
   較を行い、これによって、前記複数のアナログデジタル
   変換器に関する故障の有無を判断するＡＤ変換器内蔵シ
   ングルチップマイクロコンピュータ。
2. 【請求項２】 前記複数のアナログデジタル変換器は、
   それぞれ第１及び第２の内部回路を含み、 前記複数のアナログデジタル変換器及び前記制御回路に
   接続され、前記制御回路の制御に従って、前記複数のア
   ナログデジタル変換器の間で、前記第１及び第２の内部
   回路を交換するための交換回路をさらに備えた請求項１
   記載のＡＤ変換器内蔵シングルチップマイクロコンピュ
   ータ。
3. 【請求項３】 前記複数の外部端子及び前記制御回路に
   それぞれ接続され、前記制御回路の制御に従って、前記
   複数の外部端子に内部から所定電圧を印加するための複
   数の電圧印加回路をさらに備え、 前記制御回路は、前記比較を行う際に、前記所定電圧を
   前記外部端子に印加するように前記複数の電圧印加回路
   を制御する請求項１又は２記載のＡＤ変換器内蔵シング
   ルチップマイクロコンピュータ。
4. 【請求項４】 前記複数の電圧印加回路はそれぞれ、前
   記所定電圧を生成するためのドライバを含む請求項３記
   載のＡＤ変換器内蔵シングルチップマイクロコンピュー
   タ。
5. 【請求項５】 前記複数のアナログデジタル変換器はそ
   れぞれ、前記アナログ信号を量子化するための複数のア
   ナログ参照電圧を有し、 前記複数の電圧印加回路はそれぞれ前記複数のアナログ
   デジタル変換器から前記複数のアナログ参照電圧のうち
   の前記制御回路が指示するものを前記所定電圧として取
   り出す請求項３記載のＡＤ変換器内蔵シングルチップマ
   イクロコンピュータ。
6. 【請求項６】 前記複数の外部端子及び前記制御回路に
   接続され、前記制御回路の制御に従って、前記複数の外
   部端子を内部で互いに電気的に接続するか否かを選択実
   行するための接続回路をさらに備え、 前記制御回路は、前記複数のアナログデジタル変換器が
   故障であると判断したとき、前記複数の外部端子を互い
   に電気的に接続するように前記接続回路を制御した後、
   再び、前記デジタルデータと前記基準値との比較を行
   い、これによって、前記複数のアナログデジタル変換器
   が故障かどうかを判断する請求項１〜５のいずれかに記
   載のＡＤ変換器内蔵シングルチップマイクロコンピュー
   タ。
7. 【請求項７】 前記制御回路は、ＣＰＵ及び比較器から
   なり、前記制御回路が行う処理のうち、前記比較につい
   ては前記比較器が行う請求項１〜６のいずれかに記載の
   ＡＤ変換器内蔵シングルチップマイクロコンピュータ。
8. 【請求項８】 請求項１又は２記載のＡＤ変換器内蔵シ
   ングルチップマイクロコンピュータの故障を検出する方
   法であって、 （ａ） 電圧生成装置を前記複数の外部端子に接続し、
   前記電圧生成装置から前記複数の外部端子に電圧を印加
   するステップと、 （ｂ） 前記制御回路が前記複数のアナログデジタル変
   換器に関する故障の有無を判断するステップと、 を備えた、ＡＤ変換器内蔵シングルチップマイクロコン
   ピュータの故障検出方法。
9. 【請求項９】 請求項３〜６のいずれかに記載のＡＤ変
   換器内蔵シングルチップマイクロコンピュータの故障を
   検出する方法であって、（ａ） 電圧生成装置を前記複
   数の外部端子に接続し、前記電圧生成装置から前記複数
   の外部端子に電圧を印加するとともに、前記電圧印加回
   路から前記外部端子に前記所定電圧を印加するステップ
   と、（ｂ） 前記制御回路が前記複数のアナログデジタ
   ル変換器に関する故障の有無を判断するステップと、を
   備えた、ＡＤ変換器内蔵シングルチップマイクロコンピ
   ュータの故障検出方法。