JPS6138159Y2 - - Google Patents
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- Publication number
- JPS6138159Y2 JPS6138159Y2 JP1981197485U JP19748581U JPS6138159Y2 JP S6138159 Y2 JPS6138159 Y2 JP S6138159Y2 JP 1981197485 U JP1981197485 U JP 1981197485U JP 19748581 U JP19748581 U JP 19748581U JP S6138159 Y2 JPS6138159 Y2 JP S6138159Y2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- collector
- transistor
- diode
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000003990 capacitor Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Description
【考案の詳細な説明】
この考案は、ダイオードブリツジを用いたサン
プルホールド回路に関する。
プルホールド回路に関する。
サンプルホールド回路のひとつとして、第１図
に示すようにダイオードブリツジ１を差動アンプ
構成のトランジスタ２及び３によつてドライブす
るものが提案されている。このトランジスタ２及
び３のエミツタ結合点と接地間にI1の定電流源４
が接続され、夫々のベースが導出された端子５及
び６に逆相のスイツチングパルスが供給され、ト
ランジスタ２及び３が差動的にスイツチング動作
を行なうようにされている。このトランジスタ２
及び３の各コレクタと電源電圧＋Ｖccの電源端子
９との夫々の間に、抵抗７及び８が挿入される。
ダイオードブリツジ１は、トランジスタ３のコレ
クタからトランジスタ２のコレクタに向かつて順
方向に接続されたダイオードD1及びD2の直列回
路と同様のダイオードD3及びD4の直列回路とか
ら構成されたもので、このダイオードD1のカソ
ード及びダイオードD2のアノードの接続点が導
出されて入力端子１０となされ、ダイオードD3
のカソード及びダイオードD4のアノードの接続
点が導出されて出力端子１１となされる。１２
は、ホールド用のコンデンサである。
に示すようにダイオードブリツジ１を差動アンプ
構成のトランジスタ２及び３によつてドライブす
るものが提案されている。このトランジスタ２及
び３のエミツタ結合点と接地間にI1の定電流源４
が接続され、夫々のベースが導出された端子５及
び６に逆相のスイツチングパルスが供給され、ト
ランジスタ２及び３が差動的にスイツチング動作
を行なうようにされている。このトランジスタ２
及び３の各コレクタと電源電圧＋Ｖccの電源端子
９との夫々の間に、抵抗７及び８が挿入される。
ダイオードブリツジ１は、トランジスタ３のコレ
クタからトランジスタ２のコレクタに向かつて順
方向に接続されたダイオードD1及びD2の直列回
路と同様のダイオードD3及びD4の直列回路とか
ら構成されたもので、このダイオードD1のカソ
ード及びダイオードD2のアノードの接続点が導
出されて入力端子１０となされ、ダイオードD3
のカソード及びダイオードD4のアノードの接続
点が導出されて出力端子１１となされる。１２
は、ホールド用のコンデンサである。
上述の第１図に示す構成において、端子５の電
位を端子６の電位より高くすると、トランジスタ
２がオンし、トランジスタ３がオフし、抵抗７
と、抵抗８及びダイオードブリツジ１との夫々を
通じる電流がトランジスタ２を介して流れる。こ
れによつてダイオードブリツジ１のダイオード
D1〜D4の全てがオンとなり、出力端子１１の電
圧Ｖpは、入力電圧Ｖiと等しくなる。
位を端子６の電位より高くすると、トランジスタ
２がオンし、トランジスタ３がオフし、抵抗７
と、抵抗８及びダイオードブリツジ１との夫々を
通じる電流がトランジスタ２を介して流れる。こ
れによつてダイオードブリツジ１のダイオード
D1〜D4の全てがオンとなり、出力端子１１の電
圧Ｖpは、入力電圧Ｖiと等しくなる。
次に、端子５の電圧を端子６の電圧より低くす
ると、ダイオードブリツジ１の全てのダイオード
D1〜D4がオフとなり、出力端子１１は、トラン
ジスタ２及び３のコレクタと分離されて、コンデ
ンサ１２の充電電荷がホールドされる。
ると、ダイオードブリツジ１の全てのダイオード
D1〜D4がオフとなり、出力端子１１は、トラン
ジスタ２及び３のコレクタと分離されて、コンデ
ンサ１２の充電電荷がホールドされる。
ところで、ダイオードD1〜D4の夫々には、第
１図において破線図示のように、接合容量を含む
浮遊容量Ｃdが存在し、これによつてパルス電圧
が誤差電圧成分として入出力端子にもれる問題点
が認められた。
１図において破線図示のように、接合容量を含む
浮遊容量Ｃdが存在し、これによつてパルス電圧
が誤差電圧成分として入出力端子にもれる問題点
が認められた。
これについて説明すると、ダイオードブリツジ
１がオンのとき、トランジスタ２のコレクタの電
圧Ｖaは、（Ｖp−Ｖf）（但し、ＶfはダイオードD1
〜D4の順方向電圧）となり、トランジスタ３の
コレクタの電圧Ｖbは、（Ｖp＋Ｖf）となる。次
に、ダイオードブリツジ１がオフのとき、電圧Ｖ
aが電源電圧Ｖccまで上がり、トランジスタ３の
コレクタの電圧Ｖbは、Ｖn（＝Ｖcc−I1R8）
（R8：抵抗８の値）まで下る。したがつて、ダイ
オードブリツジ１のオン・オフに伴なうトランジ
スタ２のコレクタの電圧Ｖaの振幅は、〔Ｖcc−
（Ｖp−Ｖf）〕となり、トランジスタ３のコレクタ
の電圧Ｖbの振幅は、〔（Ｖp＋Ｖf）−Ｖn〕とな
る。そして、この振幅変化は、各々出力電圧Ｖp
に対して、浮遊容量Ｃdを通じて影響する。ホー
ルド用コンデンサ１２の値をＣとすると、この誤
差電圧成分は 〔Ｖcc−（Ｖp−Ｖf）〕Ｃｄ／Ｃ＋Ｃｄ −〔（Ｖp＋Ｖf）−Ｖn〕Ｃｄ／Ｃ＋Ｃｄ ＝〔Ｖcc−2Vp＋Ｖn〕Ｃｄ／Ｃ＋Ｃｄ となる。この式から明かなように、出力電圧Ｖp
の大きさによつて誤差電圧成分が変化し、リニア
テイが悪くなり、この誤差電圧成分を除去するこ
とができない。したがつて、端子５及び６に加わ
るパルス電圧の成分が出力端子１１に現れ、出力
電圧の精度が低下する。また、ダイオードブリツ
ジ１がオフのとき、上述のように、抵抗８の両端
に（I1R8）の電圧が生じ、この変化が入力端子１
０及び出力端子１１にもれる欠点もある。
１がオンのとき、トランジスタ２のコレクタの電
圧Ｖaは、（Ｖp−Ｖf）（但し、ＶfはダイオードD1
〜D4の順方向電圧）となり、トランジスタ３の
コレクタの電圧Ｖbは、（Ｖp＋Ｖf）となる。次
に、ダイオードブリツジ１がオフのとき、電圧Ｖ
aが電源電圧Ｖccまで上がり、トランジスタ３の
コレクタの電圧Ｖbは、Ｖn（＝Ｖcc−I1R8）
（R8：抵抗８の値）まで下る。したがつて、ダイ
オードブリツジ１のオン・オフに伴なうトランジ
スタ２のコレクタの電圧Ｖaの振幅は、〔Ｖcc−
（Ｖp−Ｖf）〕となり、トランジスタ３のコレクタ
の電圧Ｖbの振幅は、〔（Ｖp＋Ｖf）−Ｖn〕とな
る。そして、この振幅変化は、各々出力電圧Ｖp
に対して、浮遊容量Ｃdを通じて影響する。ホー
ルド用コンデンサ１２の値をＣとすると、この誤
差電圧成分は 〔Ｖcc−（Ｖp−Ｖf）〕Ｃｄ／Ｃ＋Ｃｄ −〔（Ｖp＋Ｖf）−Ｖn〕Ｃｄ／Ｃ＋Ｃｄ ＝〔Ｖcc−2Vp＋Ｖn〕Ｃｄ／Ｃ＋Ｃｄ となる。この式から明かなように、出力電圧Ｖp
の大きさによつて誤差電圧成分が変化し、リニア
テイが悪くなり、この誤差電圧成分を除去するこ
とができない。したがつて、端子５及び６に加わ
るパルス電圧の成分が出力端子１１に現れ、出力
電圧の精度が低下する。また、ダイオードブリツ
ジ１がオフのとき、上述のように、抵抗８の両端
に（I1R8）の電圧が生じ、この変化が入力端子１
０及び出力端子１１にもれる欠点もある。
この考案の目的は、このように、入力端子及び
出力端子にパルス信号成分がもれる欠点が除去さ
れたサンプルホールド回路を提供することにあ
る。
出力端子にパルス信号成分がもれる欠点が除去さ
れたサンプルホールド回路を提供することにあ
る。
以下、第２図を参照してこの考案の一実施例に
ついて説明する。
ついて説明する。
この一実施例では、トランジスタ２のコレクタ
及び入力端子１０とトランジスタ３のコレクタ及
び入力端子１０と夫々の間にダイオードD5及び
D6の直列回路を挿入する。つまり、ダイオード
ブリツジ１のダイオードD1及びD2の夫々と並列
で、且つこれらとは逆方向にダイオードD5及び
D6を接続する。また、トランジスタ２及び３の
各コレクタと電源端子９との夫々の間に、定電流
源１３及び１４を挿入する。この定電流源１３及
び１４は、定電流源４による定電流I1の1/2の定
電流を発生するものである。
及び入力端子１０とトランジスタ３のコレクタ及
び入力端子１０と夫々の間にダイオードD5及び
D6の直列回路を挿入する。つまり、ダイオード
ブリツジ１のダイオードD1及びD2の夫々と並列
で、且つこれらとは逆方向にダイオードD5及び
D6を接続する。また、トランジスタ２及び３の
各コレクタと電源端子９との夫々の間に、定電流
源１３及び１４を挿入する。この定電流源１３及
び１４は、定電流源４による定電流I1の1/2の定
電流を発生するものである。
上述の構成において、ダイオードブリツジ１が
オンのときは、ダイオードD5及びD6がオフし、
トランジスタ２のコレクタ電圧Ｖaが（Ｖp−Ｖ
f）、トランジスタ３のコレクタ電圧Ｖbが（Ｖp＋
Ｖf）となる。ダイオードブリツジ１がオフのと
きは、ダイオードD5及びD6がオンし、オフにな
つた瞬間では、（Ｖi＝Ｖp）なので、トランジス
タ２のコレクタ電圧Ｖaは、（Ｖi＋Ｖf）＝（Ｖp＋Ｖ
f）、トランジスタ３のコレクタ電圧Ｖbは、（Ｖi−
Ｖf）＝（Ｖp−Ｖf）となる。したがつて、トラン
ジスタ２のコレクタ電圧Ｖaの振幅は （Ｖp−Ｖf）−Ｖp＋Ｖf）＝−2Vf トランジスタ３のコレクタ電圧Ｖbの振幅は （Ｖp＋Ｖf）−（Ｖp−Ｖf）＝2Vf となる。このように、両者の振幅は等しく、且つ
逆相であるから、浮遊容量Ｃdを通じて入力端子
１０及び出力端子１１にもれても、キヤンセルさ
れ、誤差電圧成分を０とすることができる。ま
た、ダイオードブリツジ１を駆動するために、電
流源１３及び１４を用いているので、抵抗を用い
るときのように、パルス電圧成分が入出力端に現
れることを防止でき、上述のように、ダイオード
の電圧降下のみを考慮すれば良い。
オンのときは、ダイオードD5及びD6がオフし、
トランジスタ２のコレクタ電圧Ｖaが（Ｖp−Ｖ
f）、トランジスタ３のコレクタ電圧Ｖbが（Ｖp＋
Ｖf）となる。ダイオードブリツジ１がオフのと
きは、ダイオードD5及びD6がオンし、オフにな
つた瞬間では、（Ｖi＝Ｖp）なので、トランジス
タ２のコレクタ電圧Ｖaは、（Ｖi＋Ｖf）＝（Ｖp＋Ｖ
f）、トランジスタ３のコレクタ電圧Ｖbは、（Ｖi−
Ｖf）＝（Ｖp−Ｖf）となる。したがつて、トラン
ジスタ２のコレクタ電圧Ｖaの振幅は （Ｖp−Ｖf）−Ｖp＋Ｖf）＝−2Vf トランジスタ３のコレクタ電圧Ｖbの振幅は （Ｖp＋Ｖf）−（Ｖp−Ｖf）＝2Vf となる。このように、両者の振幅は等しく、且つ
逆相であるから、浮遊容量Ｃdを通じて入力端子
１０及び出力端子１１にもれても、キヤンセルさ
れ、誤差電圧成分を０とすることができる。ま
た、ダイオードブリツジ１を駆動するために、電
流源１３及び１４を用いているので、抵抗を用い
るときのように、パルス電圧成分が入出力端に現
れることを防止でき、上述のように、ダイオード
の電圧降下のみを考慮すれば良い。
この考案の一実施例の説明から理解されるよう
に、この考案に依れば、浮遊容量を通じて、パル
ス電圧が入出力端子に現れることを防止すること
ができ、高精度の出力電圧を発生させることがで
きる。
に、この考案に依れば、浮遊容量を通じて、パル
ス電圧が入出力端子に現れることを防止すること
ができ、高精度の出力電圧を発生させることがで
きる。
なお、上述の一実施例と異なり、トランジスタ
２，３として電界効果トランジスタを用いても良
く、その場合は、ベースとゲートを対応させ、エ
ミツタとソースを対応させ、コレクタとドレイン
を対応させれば良い。また、ダイオードブリツジ
１の４個の枝路に１個づつでなく、２個づつのダ
イオードを接続するようにしても良い。
２，３として電界効果トランジスタを用いても良
く、その場合は、ベースとゲートを対応させ、エ
ミツタとソースを対応させ、コレクタとドレイン
を対応させれば良い。また、ダイオードブリツジ
１の４個の枝路に１個づつでなく、２個づつのダ
イオードを接続するようにしても良い。
第１図は従来のサンプルホールド回路の一例の
接続図、第２図はこの考案の一実施例の接続図で
ある。 １……ダイオードブリツジ、２，３……トラン
ジスタ、１０……入力端子、１１……出力端子、
４，１３，１４……定電流源。
接続図、第２図はこの考案の一実施例の接続図で
ある。 １……ダイオードブリツジ、２，３……トラン
ジスタ、１０……入力端子、１１……出力端子、
４，１３，１４……定電流源。
Claims (1)
- 互いのエミツタ（ソース）結合点に第１の定電
流源が接続され、ベース（ゲート）に加えられる
パルス信号によつて差動的にスイツチング動作さ
れる第１及び第２のトランジスタと、この第１の
トランジスタのコレクタ（ドレイン）と第２のト
ランジスタのコレクタ（ドレイン）との間に並列
に挿入された複数のダイオードの直列回路及びこ
の複数のダイオードの接続点から導出された入力
端子及び出力端子からなるダイオードブリツジ
と、上記第１及び第２のトランジスタの各コレク
タ（ドレイン）と基準電位点間に夫々挿入され、
上記パルス信号に拘らず上記第１の定電流源の1/
２の電流を供給する第２及び第３の定電流源と、
上記第１及び第２のトランジスタの夫々のコレク
タ（ドレイン）と上記入力端子との間に上記ダイ
オードブリツジのダイオードと逆方向に挿入され
たダイオードとからなるサンプルホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19748581U JPS58101400U (ja) | 1981-12-28 | 1981-12-28 | サンプルホ−ルド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19748581U JPS58101400U (ja) | 1981-12-28 | 1981-12-28 | サンプルホ−ルド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58101400U JPS58101400U (ja) | 1983-07-09 |
| JPS6138159Y2 true JPS6138159Y2 (ja) | 1986-11-04 |
Family
ID=30110706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19748581U Granted JPS58101400U (ja) | 1981-12-28 | 1981-12-28 | サンプルホ−ルド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58101400U (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54114154A (en) * | 1978-02-27 | 1979-09-06 | Sony Tektronix Corp | Sample holding circuit |
-
1981
- 1981-12-28 JP JP19748581U patent/JPS58101400U/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54114154A (en) * | 1978-02-27 | 1979-09-06 | Sony Tektronix Corp | Sample holding circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58101400U (ja) | 1983-07-09 |
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