JPS63169805A - Ｊｆｅｔフオロアを用いる改良された演算増幅器 - Google Patents
Ｊｆｅｔフオロアを用いる改良された演算増幅器Info
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- JPS63169805A JPS63169805A JP62311794A JP31179487A JPS63169805A JP S63169805 A JPS63169805 A JP S63169805A JP 62311794 A JP62311794 A JP 62311794A JP 31179487 A JP31179487 A JP 31179487A JP S63169805 A JPS63169805 A JP S63169805A
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- 230000005669 field effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000009966 trimming Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000001155 isoelectric focusing Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/4508—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using bipolar transistors as the active amplifying circuit
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- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45612—Indexing scheme relating to differential amplifiers the IC comprising one or more input source followers as input stages in the IC
-
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- H03F2203/45631—Indexing scheme relating to differential amplifiers the LC comprising one or more capacitors, e.g. coupling capacitors
-
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-
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- H03F2203/45684—Indexing scheme relating to differential amplifiers the LC comprising one or more buffers or driving stages not being of the emitter respectively source follower type, between the output of the dif amp and the output stage
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
本発明は一般的には演算増幅器に関するものであり、更
に具体的にいうと、そのそれぞれのＪＦＥＴフォロアの
飽和電流■。８．に比例し温度に関して（ｏｖｅｒ）そ
のそれぞれのＩ Ｏ３８を追跡する電流を発生させる電
流源によってその各々が駆動されるＪＦＥＴフォロアを
使用する演算増幅器に関する。
に具体的にいうと、そのそれぞれのＪＦＥＴフォロアの
飽和電流■。８．に比例し温度に関して（ｏｖｅｒ）そ
のそれぞれのＩ Ｏ３８を追跡する電流を発生させる電
流源によってその各々が駆動されるＪＦＥＴフォロアを
使用する演算増幅器に関する。
ＰＮＰ差動段を駆動するためＪＦＥＴフォロアを利用す
る演算増幅器においては、ＪＦＥＴの各々にＬｓｓ
（ゲートおよびソース端子が短絡した場合のドレイン電
流）を供給し、この方法により零に等しいゲート−ソー
ス電流（Ｖ、、）を与え、零に等しい温度係数（即ちｄ
Ｖ、、／ｄＴ−０）を有することが望ましい。更に、増
幅器の両側のＶ（即ちＶｇｓ、およびＶ９．）が零に等
しいと、Ｖｇ！ｉ＋ −ｖ、、、に等しいオフセット電
流Ｖ ｏｓもまた零に等しくなり、ｄＶ、、／ｄＴは零
に等しくなる。
る演算増幅器においては、ＪＦＥＴの各々にＬｓｓ
（ゲートおよびソース端子が短絡した場合のドレイン電
流）を供給し、この方法により零に等しいゲート−ソー
ス電流（Ｖ、、）を与え、零に等しい温度係数（即ちｄ
Ｖ、、／ｄＴ−０）を有することが望ましい。更に、増
幅器の両側のＶ（即ちＶｇｓ、およびＶ９．）が零に等
しいと、Ｖｇ！ｉ＋ −ｖ、、、に等しいオフセット電
流Ｖ ｏｓもまた零に等しくなり、ｄＶ、、／ｄＴは零
に等しくなる。
残念ながら過去においては、ＪＦＥＴフォロアのＴ Ｄ
ｉｓに等しい必要電流を一貫して許容しうる結果を得る
程十分に保証することができなかった。
ｉｓに等しい必要電流を一貫して許容しうる結果を得る
程十分に保証することができなかった。
発明の要約
本発明の目的は、ＪＦＥＴフォロアを用いた改良された
演算増幅器回路を提供することである。
演算増幅器回路を提供することである。
本発明のもう１つの目的は、その各ＪＦＥＴフォロアが
ＪＦＥＴの■。３．に等しい電流の供給を受は温度に関
して（ｏ ｖ ｅ ｒ） Ｉ。３．を追跡するＪＦＥ
Ｔフォロアを用いた演算増幅器回路を提供することであ
る。
ＪＦＥＴの■。３．に等しい電流の供給を受は温度に関
して（ｏ ｖ ｅ ｒ） Ｉ。３．を追跡するＪＦＥ
Ｔフォロアを用いた演算増幅器回路を提供することであ
る。
本発明の広い局面によると、第１および第２入力を有し
第１および第２エミッタ結合トランジスタを含む増幅器
が提供されている。電流ミラー手段は前記第１および第
２トランジスタのコレクタに結合されている。第１ＪＦ
ＥＴはソースを前記第１トランジスタのベースに結合さ
せ、ゲートを第１入力に結合させており、且つ第１ＩＤ
ＳＳを有する。第２ＪＦＥＴはソースを第２トランジス
タのベースに結合させ、ゲートを前記第２入力に結合さ
せており、且つ第２ＩＤＳＳを有する。第１手段は第１
ＪＦＥＴのソースに結合されてそこへその■。８．とほ
ぼ等しい第１電流を供給し、第２手段は第２ＪＦＥＴの
ソースに結合されて、そこへＩ ｎＭＳとほぼ等しい第
２電流を供給する。
第１および第２エミッタ結合トランジスタを含む増幅器
が提供されている。電流ミラー手段は前記第１および第
２トランジスタのコレクタに結合されている。第１ＪＦ
ＥＴはソースを前記第１トランジスタのベースに結合さ
せ、ゲートを第１入力に結合させており、且つ第１ＩＤ
ＳＳを有する。第２ＪＦＥＴはソースを第２トランジス
タのベースに結合させ、ゲートを前記第２入力に結合さ
せており、且つ第２ＩＤＳＳを有する。第１手段は第１
ＪＦＥＴのソースに結合されてそこへその■。８．とほ
ぼ等しい第１電流を供給し、第２手段は第２ＪＦＥＴの
ソースに結合されて、そこへＩ ｎＭＳとほぼ等しい第
２電流を供給する。
本発明の上記の、およびその他の目的、特徴および利点
は、添付の図面とともに下記の詳細な説明から更に明確
に理解されるものと思われる。
は、添付の図面とともに下記の詳細な説明から更に明確
に理解されるものと思われる。
発明の概要
演算増幅器は電流ミラー回路を駆動する１対の差動結合
ＰＮＰ ）ランジスタを含む。各トランジスタのベース
はＪＦＥＴフォロアトランジスタのソースに結合されて
おり、そのフォロアトランジスタの各々はゲートを増幅
器の入力の１つに結合させている。第１および第２電流
源は、ＪＦＥＴのＩ ｏｓｓ （そのゲートおよびソ
ースが短絡した場合のそのドレイン電流）に等しい電流
をそこへ供給するために各ＪＦＥＴのソース電極に結合
されている。
ＰＮＰ ）ランジスタを含む。各トランジスタのベース
はＪＦＥＴフォロアトランジスタのソースに結合されて
おり、そのフォロアトランジスタの各々はゲートを増幅
器の入力の１つに結合させている。第１および第２電流
源は、ＪＦＥＴのＩ ｏｓｓ （そのゲートおよびソ
ースが短絡した場合のそのドレイン電流）に等しい電流
をそこへ供給するために各ＪＦＥＴのソース電極に結合
されている。
好ましい実施例の説明
第１図に示す演算増幅器は１対のエミッタ結合ＰＮＰト
ランジスタＱ３およびＯ４を含み、それらのトランジス
タの各々はそのコレクタをダイオード手段Ｄ１およびＮ
ＰＮ）ランジスタＱ５からなる電流ミラー回路に結合さ
せている。即ち、ＰＮＰ）ランジスタＱ３のコレクタは
ダイオードＤＩの陽極およびトランジスタＱ５のベース
に結合されている。トランジスタＱ４のコレクタはトラ
ンジスタＱ５のコレクタに結合されている。ダイオード
Ｄ１の陰極およびトランジスタＱ５のエミッタはいずれ
も供給電圧源（例えば大地）に結合されている。この回
路によって要求されるティルミ流は、トランジスタＱ３
およびＯ４のエミッタともう１つの供給電圧（Ｖ ｃｃ
）源との間に結合した電流源■によって与えられる。ト
ランジスタＱ３およびＯ４のベース電極は接合電界効果
トランジスタ（ＪＦＥＴｓ）ＱｌおよびＯ２のソース電
極にそれぞれ結合されており、ＱｌおよびＯ２はドレイ
ンを接地させている。Ｑｌはゲート端子を第１入力端子
１０に結合させており、Ｑ２はゲートを第２入力端子１
２に結合させている。演算増幅器の残りの部分は、トラ
ンジスタＱ４およびＱ５のコレクタ接合に結合した入力
を有する増幅器Ａ１によって表されており、この増幅器
Ａ１の出力（ｖｏ）は増幅器出力を表し、補償コンデン
サＣＣは増幅器Ａｔと並列に結合している。最後に、接
合電界効果トランジスタＱ１およびＱ２をそれぞれ駆動
させるために電流源Ｉ、およびＩ２が備えられており、
第１図に示した回路を創意に富んだものとしているのは
、これらの電流源およびこれらの電流源の回路に対する
関係全体の特質である。
ランジスタＱ３およびＯ４を含み、それらのトランジス
タの各々はそのコレクタをダイオード手段Ｄ１およびＮ
ＰＮ）ランジスタＱ５からなる電流ミラー回路に結合さ
せている。即ち、ＰＮＰ）ランジスタＱ３のコレクタは
ダイオードＤＩの陽極およびトランジスタＱ５のベース
に結合されている。トランジスタＱ４のコレクタはトラ
ンジスタＱ５のコレクタに結合されている。ダイオード
Ｄ１の陰極およびトランジスタＱ５のエミッタはいずれ
も供給電圧源（例えば大地）に結合されている。この回
路によって要求されるティルミ流は、トランジスタＱ３
およびＯ４のエミッタともう１つの供給電圧（Ｖ ｃｃ
）源との間に結合した電流源■によって与えられる。ト
ランジスタＱ３およびＯ４のベース電極は接合電界効果
トランジスタ（ＪＦＥＴｓ）ＱｌおよびＯ２のソース電
極にそれぞれ結合されており、ＱｌおよびＯ２はドレイ
ンを接地させている。Ｑｌはゲート端子を第１入力端子
１０に結合させており、Ｑ２はゲートを第２入力端子１
２に結合させている。演算増幅器の残りの部分は、トラ
ンジスタＱ４およびＱ５のコレクタ接合に結合した入力
を有する増幅器Ａ１によって表されており、この増幅器
Ａ１の出力（ｖｏ）は増幅器出力を表し、補償コンデン
サＣＣは増幅器Ａｔと並列に結合している。最後に、接
合電界効果トランジスタＱ１およびＱ２をそれぞれ駆動
させるために電流源Ｉ、およびＩ２が備えられており、
第１図に示した回路を創意に富んだものとしているのは
、これらの電流源およびこれらの電流源の回路に対する
関係全体の特質である。
ＪＦＥＴのゲート−ソース電圧（Ｖ、、）は下記の式（
１）によって表すことができる。
１）によって表すことができる。
但し、ＶはＪＦＥＴのピンチオフ電圧であり、■。はド
レイン電流であり、■。３はＪＦＥＴのゲートおよびソ
ースが短縮した場合のＪＦＥＴのドレイン電流を表す。
レイン電流であり、■。３はＪＦＥＴのゲートおよびソ
ースが短縮した場合のＪＦＥＴのドレイン電流を表す。
次に増幅器のオフセット電圧（■。、）はＱ２およびＱ
ｌのゲート−ソース電圧の差として、または下記の式（
２）によって表すことができる。
ｌのゲート−ソース電圧の差として、または下記の式（
２）によって表すことができる。
Ｖｏｓ−Ｖｖｔｏｔ Ｖ９１（ＩＩ
（２）代入により下記の式（３）が得られる。
（２）代入により下記の式（３）が得られる。
Ｖｏｓ−Ｖｐａｚ （１１ｚ ／ Ｉｎ５ｓｏｚ ）−
ｖｐ（１１（Ｉ ｎπ０１） （３１ｄ Ｔｔ
／ｄＴ＝ｄ Ｉｎ５ｓｏｚ ／ｄＴでありｄＩ。
ｖｐ（１１（Ｉ ｎπ０１） （３１ｄ Ｔｔ
／ｄＴ＝ｄ Ｉｎ５ｓｏｚ ／ｄＴでありｄＩ。
／ｄＴ＝ｄＩｏｓｓ。、／ｄＴであると、温度に関連し
てのオフセット電圧の変化速度は下記の式（４）によっ
て表すことができる。
てのオフセット電圧の変化速度は下記の式（４）によっ
て表すことができる。
ｄＶｏｓ／ｄＴ” （ｄＶｐｏｚ ／ｄＴ） （Ｉ
Ｉ ｔ ／ Ｉ ｏｓｓｔａｔ ）−（ｄＶｐｏｔ
／ｄＴ） （１−ｒ−ππ）−Ｉ２がほぼｒ １ｌｓｓ
ｅｔに等しく、Ｉ１がほぼＩ ｎ５ｓｏ＋に等しいと、
オフセット電圧および温度によるＶ。、の変化（ｄＶｏ
ｓ／ｄＴ）速度はいずれも零に等しくなることが判る。
Ｉ ｔ ／ Ｉ ｏｓｓｔａｔ ）−（ｄＶｐｏｔ
／ｄＴ） （１−ｒ−ππ）−Ｉ２がほぼｒ １ｌｓｓ
ｅｔに等しく、Ｉ１がほぼＩ ｎ５ｓｏ＋に等しいと、
オフセット電圧および温度によるＶ。、の変化（ｄＶｏ
ｓ／ｄＴ）速度はいずれも零に等しくなることが判る。
即ち、オフセット電圧を零にトリミングすることによっ
てｄ Ｖｏｓ／ ｄ Ｔもまた自動的に零にトリミング
される。
てｄ Ｖｏｓ／ ｄ Ｔもまた自動的に零にトリミング
される。
電流源■ｌおよびＩ２は第２図に示されている回路が発
生させてもよく、この回路は本発明の譲受人に譲渡され
ている“トリミング可能な電流源”と題する係属中の米
国出願第５Ｃ０５９８６Ｃに記述されている。
生させてもよく、この回路は本発明の譲受人に譲渡され
ている“トリミング可能な電流源”と題する係属中の米
国出願第５Ｃ０５９８６Ｃに記述されている。
第２図を参照すると、本発明の各電流源は、供給電圧Ｖ
ＣＣ源に結合したソースおよび必要とされる電流１１．
Ｉ２を利用可能にするドレインを有するＪＦＥＴＱ６を
含む。Ｑ６のゲートはトリミング可能な抵抗Ｒｙを介し
て供給電圧ＶＣＣ源に結合している。このゲートはまた
基準電流Ｉ １１ｔＦ源に結合している。
ＣＣ源に結合したソースおよび必要とされる電流１１．
Ｉ２を利用可能にするドレインを有するＪＦＥＴＱ６を
含む。Ｑ６のゲートはトリミング可能な抵抗Ｒｙを介し
て供給電圧ＶＣＣ源に結合している。このゲートはまた
基準電流Ｉ １１ｔＦ源に結合している。
基準電流ｒ １ＩｉｒはＶｐ ／Ｒに等しい。但し、■
。
。
はＪＦＥＴのピンチオフ電圧であり、Ｒはなんらかの抵
抗である。Ｉ ＩＥＦを発生させる１つの技術が上記に
参照した係属中の特許出願に示され説明されている。
抗である。Ｉ ＩＥＦを発生させる１つの技術が上記に
参照した係属中の特許出願に示され説明されている。
再び第２図を参照すると、Ｉ１または１１（以下″Ｉｄ
″という）は下記の式（５）で表すことができる。
″という）は下記の式（５）で表すことができる。
Ｉ、−Ｉ。ｓｓ （Ｉ Ｖ９ｍ／ Ｖｐ ） ”
（５１但し、ｖ９．はＱ６のゲート−ソース電
圧であり、■、はＱ６のピンチオフ電圧である。Ｑ６の
ソースはそのゲートの上方でバイアスされるのでｖ９゜
は下記の式（６）によって表すことができる。
（５１但し、ｖ９．はＱ６のゲート−ソース電
圧であり、■、はＱ６のピンチオフ電圧である。Ｑ６の
ソースはそのゲートの上方でバイアスされるのでｖ９゜
は下記の式（６）によって表すことができる。
Ｖｏｓ−Ｉ ＩＦＦ ＲＴ （
６）式（６）を式（５）に代入すると下記の式（７）が
得られる。
６）式（６）を式（５）に代入すると下記の式（７）が
得られる。
■ｄ、ａｍ Ｉｏｓｓ （１＋Ｉ＊ｔｒ ＲＴ ／Ｖ
Ｐ ）” （７１上述したように、■□、はＶｐ ／
Ｈに等しい。故に、 Ｌ ＝ Ｉｏｓｓ （１＋ＶｐＲＴ ／Ｖ、 Ｒ
） ” （８１となる。ＪＦＥＴＱ６および■□、
を発生させる電流源が近似している限り、それらのピン
チオフ電圧はほぼ等しくなり、式（８）は下記の式（９
）になる。
Ｐ ）” （７１上述したように、■□、はＶｐ ／
Ｈに等しい。故に、 Ｌ ＝ Ｉｏｓｓ （１＋ＶｐＲＴ ／Ｖ、 Ｒ
） ” （８１となる。ＪＦＥＴＱ６および■□、
を発生させる電流源が近似している限り、それらのピン
チオフ電圧はほぼ等しくなり、式（８）は下記の式（９
）になる。
Ｉｎ ＝ ＩＤＳＳ （１＋ＲＴ ／Ｒ） ”
（９）従って、ＪＦＥＴＱ６のドレインに現れる
Ｉ４は１’Ｄ！Ｓに比例し、Ｒ，／Ｒの比を変えるだけ
でトリミングできることが判る。これはトリミング可能
な抵抗Ｒｖを調節して行われる。この機構によりＩ４は
１．．３に等しくなるように調節できる。
（９）従って、ＪＦＥＴＱ６のドレインに現れる
Ｉ４は１’Ｄ！Ｓに比例し、Ｒ，／Ｒの比を変えるだけ
でトリミングできることが判る。これはトリミング可能
な抵抗Ｒｖを調節して行われる。この機構によりＩ４は
１．．３に等しくなるように調節できる。
次に、抵抗ＲおよびＲ７が同じ型であると仮定すると、
ｄ Ｒ／ ｄ Ｔ ＝ ｄ Ｒｒ ／ ｄ Ｔ
ＯＩとなり、Ｒの温度係数はＲの温度係数
とほぼ同じになる。即ち、 ｄ Ｌ ／ｄＴ−（ｄ ＩＤＳＳ ／ｄＴ）（１＋Ｒｙ
／Ｒ）”０υ この場合にはＩＤの温度係数は■。８．の温度係数に比
例する。従って、第２図に示した回路は、ｖＰ／Ｒに等
しい基準電流によって駆動されると、■Ｉ、に比例しト
リミング可能な電流ｒｄ、ｘＤ！３の温度係数に比例す
る温度係数を有する電流■４を発生させる。
ＯＩとなり、Ｒの温度係数はＲの温度係数
とほぼ同じになる。即ち、 ｄ Ｌ ／ｄＴ−（ｄ ＩＤＳＳ ／ｄＴ）（１＋Ｒｙ
／Ｒ）”０υ この場合にはＩＤの温度係数は■。８．の温度係数に比
例する。従って、第２図に示した回路は、ｖＰ／Ｒに等
しい基準電流によって駆動されると、■Ｉ、に比例しト
リミング可能な電流ｒｄ、ｘＤ！３の温度係数に比例す
る温度係数を有する電流■４を発生させる。
上記の点を別にすると、第１図に示した演算増幅器は周
知の方法で動作する。即ち、端子１０における電圧が端
子１２における電圧より大きいと、ＪＦＥＴＱＩはオン
になってトランジスタＱ３のベースの電圧を低下させ、
Ｑ３をオンにする。Ｑ３のコレクタに流れる電流は従っ
てＱ４のコレクタに流れる電流より大きくなる。ダイオ
ードＤＩおよびトランジスタＱ５の電流ミラー動作はＱ
３のコレクタに流れる電流をＱ５のコレクタに反映させ
ようとするので、増幅器の出力段に印加されるノード１
４の電圧は低下する。これとは対照的に、入力端子１０
における電位は端子は１２における電位より低いので、
ＪＦＥＴ１２はオンになり、トランジスタＱ３より多く
の電流をトランジスタＱ４に導電させる。この場合には
、トランジスタＱ５のコレクタに反映される電流はトラ
ンジスタＱ４のコレクタに流れる電流より少なく、ノー
ド１４における電圧は上昇する。
知の方法で動作する。即ち、端子１０における電圧が端
子１２における電圧より大きいと、ＪＦＥＴＱＩはオン
になってトランジスタＱ３のベースの電圧を低下させ、
Ｑ３をオンにする。Ｑ３のコレクタに流れる電流は従っ
てＱ４のコレクタに流れる電流より大きくなる。ダイオ
ードＤＩおよびトランジスタＱ５の電流ミラー動作はＱ
３のコレクタに流れる電流をＱ５のコレクタに反映させ
ようとするので、増幅器の出力段に印加されるノード１
４の電圧は低下する。これとは対照的に、入力端子１０
における電位は端子は１２における電位より低いので、
ＪＦＥＴ１２はオンになり、トランジスタＱ３より多く
の電流をトランジスタＱ４に導電させる。この場合には
、トランジスタＱ５のコレクタに反映される電流はトラ
ンジスタＱ４のコレクタに流れる電流より少なく、ノー
ド１４における電圧は上昇する。
上述の説明は１例として述べたにすぎない。当業者は添
付の特許請求の範囲によって定められている範囲を逸脱
することなく形および細部の変更を行うことができる。
付の特許請求の範囲によって定められている範囲を逸脱
することなく形および細部の変更を行うことができる。
以下本発明の実施の態様を列記する。
第１図は本発明の演算増幅器回路の概略図である。
第２図は第１図における電流１１およびＩ２を発生させ
る電流源の概略図である。 Ｆ’ｌＧ、−ｆ ＩＲσ Ｉｂ
る電流源の概略図である。 Ｆ’ｌＧ、−ｆ ＩＲσ Ｉｂ
Claims (1)
- 【特許請求の範囲】 １、その各々がベース端子、コレクタ端子および第１供
給電圧源に結合するエミッタ端子を有する第１および第
２エミッタ結合トランジスタと、 前記第１および第２トランジスタに結合した電流ミラー
手段と、 ソースを前記第１トランジスタのベースに結合させ、第
２供給電圧源に結合するドレインを有し、ゲートを前記
第１入力に結合させており、且つ第１Ｉ＿Ｄ＿Ｓ＿Ｓを
有する第１ＪＦＥＴと、ソースを前記第２トランジスタ
のベースに結合させ、前記第２供給電圧源に結合するド
レインを有し、ゲートを前記第２入力に結合させており
、且つ第２Ｉ＿Ｄ＿Ｓ＿Ｓを有する第２ＪＦＥＴと、前
記第１ＪＦＥＴのソースに結合しそこへ前記第１Ｉ＿Ｄ
＿Ｓ＿Ｓにほぼ等しい第１電流を供給する第１手段と、 前記第２ＪＦＥＴのソースに結合しそこへ前記第２Ｉ＿
Ｄ＿Ｓ＿Ｓにほぼ等しい第２電流を供給する手段とを含
む、 第１および第２入力を有する演算増幅器。 ２、前記第１および第２手段の各々は、 前記第１供給電圧源に結合するソース端子、前記第１電
流をど導通するドレイン端子、およびゲート端子を有す
る第３ＪＦＥＴと、 前記第１供給電圧ゲート源に結合する第１端末、および
前記第３ＪＦＥＴのゲート端子と基準電流源とに結合し
た第２端末とを有する調節可能な抵抗とを含む、 特許請求の範囲第１項による演算増幅器。 ３、前記基準電流は前記第３ＪＦＥＴのピンチオフ電圧
に比例する前記特許請求の範囲第１項による演算増幅器
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/947,127 US4713626A (en) | 1986-12-29 | 1986-12-29 | Operational amplifier utilizing JFET followers |
| US947,127 | 1986-12-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63169805A true JPS63169805A (ja) | 1988-07-13 |
Family
ID=25485565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62311794A Pending JPS63169805A (ja) | 1986-12-29 | 1987-12-09 | Ｊｆｅｔフオロアを用いる改良された演算増幅器 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4713626A (ja) |
| EP (1) | EP0273123B1 (ja) |
| JP (1) | JPS63169805A (ja) |
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| HK (1) | HK89695A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0239708A (ja) * | 1988-07-29 | 1990-02-08 | Toshiba Corp | 差動増幅回路 |
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Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6731273B2 (en) * | 2000-06-27 | 2004-05-04 | Semiconductor Energy Laboratory Co., Ltd. | Level shifter |
| US7052706B2 (en) * | 2001-06-08 | 2006-05-30 | Nostrum Pharmaceuticals, Inc. | Control release formulation containing a hydrophobic material as the sustained release agent |
| JP5390932B2 (ja) * | 2009-05-14 | 2014-01-15 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 電源回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3703650A (en) * | 1971-09-16 | 1972-11-21 | Signetics Corp | Integrated circuit with temperature compensation for a field effect transistor |
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| US4517524A (en) * | 1983-07-01 | 1985-05-14 | Motorola, Inc. | High frequency operational amplifier |
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1986
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1987
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- 1987-10-19 DE DE8787115292T patent/DE3778328D1/de not_active Expired - Lifetime
- 1987-12-09 JP JP62311794A patent/JPS63169805A/ja active Pending
- 1987-12-29 KR KR1019870015199A patent/KR880008516A/ko not_active Application Discontinuation
-
1995
- 1995-06-08 HK HK89695A patent/HK89695A/xx not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0239708A (ja) * | 1988-07-29 | 1990-02-08 | Toshiba Corp | 差動増幅回路 |
| US5097333A (en) * | 1988-10-24 | 1992-03-17 | Matsushita Electric Industrial Co., Ltd. | Interframe deinterleave switching circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0273123A3 (en) | 1989-03-08 |
| KR880008516A (ko) | 1988-08-31 |
| EP0273123A2 (en) | 1988-07-06 |
| DE3778328D1 (de) | 1992-05-21 |
| HK89695A (en) | 1995-06-16 |
| US4713626A (en) | 1987-12-15 |
| EP0273123B1 (en) | 1992-04-15 |
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