SU1238156A1

SU1238156A1 - Запоминающее устройство

Info

Publication number: SU1238156A1
Application number: SU833648554A
Authority: SU
Inventors: Игорь Олегович Шурчков; Алексей Геннадьевич Сергеев; Юрий Алексеевич Парменов; Виктор Николаевич Савенков; Владимир Алексеевич Неклюдов; Олег Михайлович Лавриков; Олег Александрович Мызгин
Original assignee: Московский институт электронной техники
Priority date: 1983-10-04
Filing date: 1983-10-04
Publication date: 1986-06-15

Abstract

Изобретение относитс к вычислительной технике, в частности к микроэлектронным устройствам пам ти на полупроводниковых приборах. Целью изобретени вл етс повышение быстродействи запоминающего устройства (ЗУ). Элементы пам ти ЗУ выполнены на двух двухэмиттерных транзисторах л-типа и двух транзисторах р-типа. Сигналы, управл ющие работой ЗУ в режимах записи и считывани , проход т через управл ющие элементы, каждый из которых состоит из транзистора га-типа и транзистора р-типа, включенных аналогично соответствующим транзисторам элементов пам ти . Благодар этому транзисторы управл ющих элементов и элементов пам ти работают в идентичных режимах, что позвол ет снизить разность потенциалов между узловыми точками элемента пам ти, характеризующую быстродействие ЗУ. 1 ил. (Л Ю оо ас ел о:

Description

Изобретение относитс к вычислительной технике, в частности к микроэлектронным устройствам пам ти на полупроводниковых приборах.

Целью изобретени вл етс повышение быстродействи запоминающего устройства (ЗУ).

На чертеже представлена электрическа схема предлагаемого устройства.

Запоминающее устройство содержит матрицу элементов пам ти 1, группу разр дных усилителей 2, первый и второй управл ющие элементы 3 и 4, выполненные на транзисторах «-типа, первый и второй компенсирующие элементы 5 и 6, выполненные на транзисторах р-типа, группу источников тока 7, первый 8 и второй 9 источники тока. На чертеже показана также щина выработки 10, перва 11 и втора 12 разр дные шины, первый 13 и второй 14 выходы считывани устройства , первый 15 и второй 16 управл ющие входы устройства. Элемент пам ти 1 состоит из первого 17 и второго 18 двухэмиттерных транзисторов п-типа и первого 19 и второго 20 транзисторов р-типа. Разр дный усилитель 2 состоит из первого 21 и второго 22 транзисторов п-типа.

Устройство работает следующим образом.

При считывании информации на одну из щин 10 поступает импульс напр жени амплитудой t/i, а на управл ющих входах 15 и 16 устанавливаютс равные потенциал t/2. При этом на базах транзисторов 21 и 22 устанавливаютс равные потенциалы i/з- Если, например, в выбираемом элементе пам ти транзистор 18 включен, а транзистор 17 выключен , то потенциал базы транзистора 18 (/4 выше, а потенциал базы транзистора 17 ниже потенциала Оз. При этом ток, задаваемый в разр дную шину 12, поступает в транзистор 18, а ток, задаваемый в разр дную щину 11, поступает в транзистор 21 и на выход считывани 13. Разность токов, протекающих на выходах считывани 13 и 14, характеризует сигнал считываемой информации. Транзисторы 5 и 6 и транзистор 20 (или 19), а также транзистор 3 и 4 и транзистор 18 (или 17) работают в идентичных режимах насыщени , что позвол ет сократить величину разности потенциалов f/4 и Us, характеризующую быстродействие устройства. При записи устройство работает аналогич5

ным дл известных ЗУ образом. Например, потенциал на управл ющем входе 16 и соответственно на базе транзистора 21 понижаетс , а на входе 15 и соответственно на базе транзистора 22 повышаетс . При этом транзистор 17 включаетс , а транзистор 18 выключаетс .

Claims

Формула изобретени

Запоминающее устройство, содержащее

0 матрицу элементов пам ти, каждый из которых состоит из первого и второго двухэмит- терных транзисторов п-типа, базы и коллекторы которых перекрестно соединены, и первого и второго транзисторов р-типа, базы и коллекторы которых соединены с коллекторами и базами соответствующих двухэмиттерных транзисторов л-типа, первые эмиттеры которых в каждом столбце матрицы подключены соответственно к первой и второй разр дным шинам, эмиттеры транзисторов

0 р-типа в каждой строке матрицы подключены к соответствующей шине выборки, группу источников тока, первый вывод каждого из которых соединен с вторь1ми эмиттерами двухэмиттерных транзисторов «-типа элементов пам ти соответствующей строки матри5 цы, а второй вывод подключен к шине нулевого потенциала, разр дные усилители, каждый из которых состоит из первого и второго транзисторов п-типа, эмиттеры которых соединены с разр дными шинами соответствующего столбца матрицы, а коллекторы вл ютс первым и вторым выходами считывани устройства, первый и второй источники тока и первой и второй управл ющие элементы, каждый из которых выполнен на транзисторе л-типа, эмиттер которого соединен с базами соответствующих транзисторов п-типа разр дных усилителей и с первым выводом соответствующего источника тока, второй вывод которого соединен с шиной нулевого потенциала, отличающеес тем, что, с целью повышени быстродействи

0 устройства, оно содержит первый и второй компенсирующие элементы, выполненные на транзисторах р-типа, базы и коллекторы которых соединены с коллекторами и базами соответствую ицих транзисторов п-типа управл ющих элементов, а эмиттеры вл ютс пер5 вым и вторым управл ющими входами устройства .

0

5