JPS6136388B2 - - Google Patents
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- Publication number
- JPS6136388B2 JPS6136388B2 JP51108079A JP10807976A JPS6136388B2 JP S6136388 B2 JPS6136388 B2 JP S6136388B2 JP 51108079 A JP51108079 A JP 51108079A JP 10807976 A JP10807976 A JP 10807976A JP S6136388 B2 JPS6136388 B2 JP S6136388B2
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- JP
- Japan
- Prior art keywords
- field effect
- load
- insulated gate
- effect transistor
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/83125—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] the IGFETs characterised by having shared source or drain regions
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置、特に絶縁ゲート型電界効
果トランジスタによるレシオ回路を有する半導体
装置（以下においてMOSレシオ回路と略記す
る）に関する。
果トランジスタによるレシオ回路を有する半導体
装置（以下においてMOSレシオ回路と略記す
る）に関する。
従来のMOSレシオ回路において絶縁ゲート型
電界効果トランジスタ（以下MOSTと略記す
る）のチヤネル長Ｌとチヤンネル幅Ｗの関係は、
負荷用MOSTのチヤネル長、チヤネル幅をそれ
ぞれＬL，ＷLとし駆動用MOSTのチヤネル長、
チヤネル幅をそれぞれＬD，ＷDとすると、ＬL＞
ＬD，ＷD＞ＷLとなつていた。一方、負荷用駆動
用にかかわらずチヤネル幅を決定する物質及びチ
ヤネル長を決定する物質はそれぞれ同一であり負
荷用駆動用にかかわらずチヤネル幅及びチヤネル
長は同一製造工程で決定されているために、チヤ
ネル幅及びチヤネル長の製造上のばらつきは
MOSTが同一半導体基板上にある限りそれぞれ
ほぼ一定値となつていた。ところでMOSレシオ
回路の接地レベル出力Ｖpはほぼ次式で表され
る。
電界効果トランジスタ（以下MOSTと略記す
る）のチヤネル長Ｌとチヤンネル幅Ｗの関係は、
負荷用MOSTのチヤネル長、チヤネル幅をそれ
ぞれＬL，ＷLとし駆動用MOSTのチヤネル長、
チヤネル幅をそれぞれＬD，ＷDとすると、ＬL＞
ＬD，ＷD＞ＷLとなつていた。一方、負荷用駆動
用にかかわらずチヤネル幅を決定する物質及びチ
ヤネル長を決定する物質はそれぞれ同一であり負
荷用駆動用にかかわらずチヤネル幅及びチヤネル
長は同一製造工程で決定されているために、チヤ
ネル幅及びチヤネル長の製造上のばらつきは
MOSTが同一半導体基板上にある限りそれぞれ
ほぼ一定値となつていた。ところでMOSレシオ
回路の接地レベル出力Ｖpはほぼ次式で表され
る。
ここでＷL，ＬL，ＷD，ＬDの設計値をＷLθ，
ＬLθ，ＷDθ，ＬDθとして、ＷLとＷDの製造上
ばらつきを△Ｗ、ＬLとＬDの製造上のばらつきを
△ＬとするとＶpは次式となる。
ＬLθ，ＷDθ，ＬDθとして、ＷLとＷDの製造上
ばらつきを△Ｗ、ＬLとＬDの製造上のばらつきを
△ＬとするとＶpは次式となる。
この式から、従来のMOSレシオ回路ではＬLθ
＞ＬDθかつＷDθ＞ＷLθとなつているためにＶp
はＷ及びＬの製造上のばらつきによつてばらつ
く。つまり、従来のMOSレシオ回路では製造上
のばらつきに影響されない接地レベル出力を得る
ことは不可能であつたし、従来のMOSレシオ回
路で論理回路を構成する場合は製造上のばらつき
による接地レベル出力のばらつきを考慮に入れて
各MOSTのＷとＬの設計値を決める必要があつ
た。
＞ＬDθかつＷDθ＞ＷLθとなつているためにＶp
はＷ及びＬの製造上のばらつきによつてばらつ
く。つまり、従来のMOSレシオ回路では製造上
のばらつきに影響されない接地レベル出力を得る
ことは不可能であつたし、従来のMOSレシオ回
路で論理回路を構成する場合は製造上のばらつき
による接地レベル出力のばらつきを考慮に入れて
各MOSTのＷとＬの設計値を決める必要があつ
た。
本発明の目的は、ＬLθ＝ＬDθかつＷDθ＝ＷL
θとして製造上のばらつきによるＶpへの影響の
きわめて少ないMOSレシオ回路を提供すること
である。
θとして製造上のばらつきによるＶpへの影響の
きわめて少ないMOSレシオ回路を提供すること
である。
以下実施例に従つて図面を用いて本発明を説明
する。
する。
第１図ａは本発明の一実施例の上面図、第１図
ｂおよびｃはそれぞれ第１図ａのＡ―A′および
Ｂ―B′部の断面図である。これは正論理の２入力
ナンド・ゲートをＰチヤネル・アルミニウム・ゲ
ートMOSTで実現した例で、１はｎ型半導体基
板、２，３，４および５はＰ型不純物拡散領域、
１０はシリコン酸化膜、６はゲート酸化膜、７，
８および９はアルミニウム・ゲート電極である。
第２図は一実施例の等価回路を示す図で５には通
常負の電源が接続され、２および４は接地され
る。この２入力ナンド・ゲートを構成する各
MOSTのチヤネル幅はゲート酸化膜６の幅によ
り、チヤネル長はゲート酸化膜６直下のＰ型不純
物拡散領域間隔できまり、各MOSTについては
それぞれ同じになつている。負荷用MOSTは３
つ並列につながつているから、チヤネル幅は合計
３倍になる。各MOSTのＷ／Ｌがばらついても
（Ｗ／Ｌ）負荷／（Ｗ／Ｌ）駆動はばらつかない
ので接地レベル出力の製造工程によるばらつきは
ない。各MOSTのチヤネル長を決定する物質、
設計寸法、はそれぞれ同一でしかも同一製造工程
で形成されているからである。
ｂおよびｃはそれぞれ第１図ａのＡ―A′および
Ｂ―B′部の断面図である。これは正論理の２入力
ナンド・ゲートをＰチヤネル・アルミニウム・ゲ
ートMOSTで実現した例で、１はｎ型半導体基
板、２，３，４および５はＰ型不純物拡散領域、
１０はシリコン酸化膜、６はゲート酸化膜、７，
８および９はアルミニウム・ゲート電極である。
第２図は一実施例の等価回路を示す図で５には通
常負の電源が接続され、２および４は接地され
る。この２入力ナンド・ゲートを構成する各
MOSTのチヤネル幅はゲート酸化膜６の幅によ
り、チヤネル長はゲート酸化膜６直下のＰ型不純
物拡散領域間隔できまり、各MOSTについては
それぞれ同じになつている。負荷用MOSTは３
つ並列につながつているから、チヤネル幅は合計
３倍になる。各MOSTのＷ／Ｌがばらついても
（Ｗ／Ｌ）負荷／（Ｗ／Ｌ）駆動はばらつかない
ので接地レベル出力の製造工程によるばらつきは
ない。各MOSTのチヤネル長を決定する物質、
設計寸法、はそれぞれ同一でしかも同一製造工程
で形成されているからである。
第３図は本発明の他の実施例の上面図で、２入
力ナンド・ゲートをＰチヤネル・シリコン・ゲー
トMOSTで実現したものである。７′，８′およ
び９′はＰ型シリコン・ゲート電極、１１，１
２，１３および１４はＰ型不純物拡散領域であ
る。本実施例において、各MOSTのＷおよびＬ
はそれぞれ、Ｐ型不純物拡散領域およびシリコ
ン・ゲート電極の幅で定まり、効果は前述の一実
施例と同じである。
力ナンド・ゲートをＰチヤネル・シリコン・ゲー
トMOSTで実現したものである。７′，８′およ
び９′はＰ型シリコン・ゲート電極、１１，１
２，１３および１４はＰ型不純物拡散領域であ
る。本実施例において、各MOSTのＷおよびＬ
はそれぞれ、Ｐ型不純物拡散領域およびシリコ
ン・ゲート電極の幅で定まり、効果は前述の一実
施例と同じである。
以上ＰチヤネルMOSTを用いた例について説
明したがｎチヤネルの場合についても同様である
ので説明は省略する。
明したがｎチヤネルの場合についても同様である
ので説明は省略する。
本発明によれば、負荷用MOSTのＷ／Ｌと駆
動用MOSTのＷ／Ｌの比がばらつかないから、
接地レベル出力がばらつかず、信頼性の高い
MOSレシオ回路が得られる。
動用MOSTのＷ／Ｌの比がばらつかないから、
接地レベル出力がばらつかず、信頼性の高い
MOSレシオ回路が得られる。
第１図ａは本発明の一実施例の上面図、第１図
ｂおよびｃはそれぞれ第１図ａのＡ―A′および
Ｂ―B′部の断面図、第２図は同実施例の等価回路
図、第３図は他の実施例の上面図である。 １……ｎ型半導体基板、２，３，４，５，１
１，１２，１３，１４……Ｐ型不純物拡散領域、
７，８，９……アルミニウム・グート電極、１０
……シリコン酸化膜、７′，８′，９′……Ｐ型シ
リコン・ゲート電極。
ｂおよびｃはそれぞれ第１図ａのＡ―A′および
Ｂ―B′部の断面図、第２図は同実施例の等価回路
図、第３図は他の実施例の上面図である。 １……ｎ型半導体基板、２，３，４，５，１
１，１２，１３，１４……Ｐ型不純物拡散領域、
７，８，９……アルミニウム・グート電極、１０
……シリコン酸化膜、７′，８′，９′……Ｐ型シ
リコン・ゲート電極。
Claims (1)
- １ 同じチヤネル幅、同じチヤネル長及び同じト
ランジスタ特性を有するそれぞれ１個以上の負荷
用絶縁ゲート型電界効果トランジスタ並びに駆動
用絶縁ゲート型電界効果トランジスタからなる直
列接続回路を有し、前記負荷用絶縁ゲート型電界
効果トランジスタと前記駆動用絶縁ゲート型電界
効果トランジスタの少なくともいずれか一方が並
列接続され、前記負荷用及び駆動用の電界効果ト
ランジスタの個数が互いに異なることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10807976A JPS5333072A (en) | 1976-09-09 | 1976-09-09 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10807976A JPS5333072A (en) | 1976-09-09 | 1976-09-09 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5333072A JPS5333072A (en) | 1978-03-28 |
| JPS6136388B2 true JPS6136388B2 (ja) | 1986-08-18 |
Family
ID=14475329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10807976A Granted JPS5333072A (en) | 1976-09-09 | 1976-09-09 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5333072A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5615074A (en) * | 1979-07-19 | 1981-02-13 | Pioneer Electronic Corp | Semiconductor device |
| JPS56125854A (en) * | 1980-03-10 | 1981-10-02 | Nec Corp | Integrated circuit |
| JPS6197861U (ja) * | 1984-12-03 | 1986-06-23 |
-
1976
- 1976-09-09 JP JP10807976A patent/JPS5333072A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5333072A (en) | 1978-03-28 |
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